在高速數(shù)據(jù)采集卡中，核心部分是高速模數(shù)轉換器。隨著制造ADC的技術不斷技術，美國的TI公司和ADI公司都開發(fā)出采樣速度在100Msps，但價位低廉的器件。本設計采用TI公司的TLC5540，其特點是：

*8位分辨率；

*最高轉換速率達40Msps；

*內部采樣和保持功能；

*模擬輸入帶寬≥75MHz（典型值）；

*內部基準電壓產生器。

它的引腳排列和功能如圖1所示。

其中OE端是輸出允許端。當OE為低電平時，允許數(shù)據(jù)輸出；反之，D1～D8為高阻狀態(tài)。ANALOG IN為模擬輸入端，CLK為時鐘輸入端，其它一些引腳為一些地線、電源線、基準電壓的輸入調節(jié)端等。整個芯片的控制非常方便。

在數(shù)據(jù)采集中卡中，它的采樣頻率不僅僅取決于ADC的轉換速率。在計算機數(shù)據(jù)采集系統(tǒng)中，采樣頻率可表示如下：

fs=1/（tCONV+tACQ+tAID）

式中，tCONV是A/D轉換的時間，tACQ是采樣保持時間，tAID是數(shù)據(jù)傳輸與處理等輔助操作時間。可見，所謂高速，除了要求提高A/D轉換的速度外，更重要的是設法減少tAID的時間。

設計中，在擴展板上增加1個或多個微控制器，作為前端從機，主要負責采樣過程控制和數(shù)據(jù)存儲時序的控制。微控制器與主機之間必須有專用的聯(lián)絡通道，以便主機能對從機實行控制及主從機之間的狀態(tài)信息交換。這樣，在高速采樣的過程中，CPU不需要參與，采樣數(shù)據(jù)存儲完全由外部電路自動進行。在采樣期間，CPU可以做自己的數(shù)據(jù)處理和其它工作。采樣結束后，再由CPU讀出數(shù)據(jù)進行存儲和處理。完成后，又繼續(xù)采樣。數(shù)據(jù)采樣與處理是交替進行的，即所謂的“間隙式采樣方式”。當然，這是針對高速數(shù)據(jù)采樣時采用的方法。在慢速采樣時，可以完全由主機自行采樣，實現(xiàn)邊采樣、邊讀數(shù)、邊處理的真正同步方式。

整個硬件電路的設計原理如圖2所示。

在本設計中采用AT89C51作為高速數(shù)據(jù)采集卡的控制核心。它的主要功能是：

①使用P1口與主機通信，接收PC機的命令及數(shù)據(jù)并糾錯、解釋、存儲、執(zhí)行；

②送出MCU當前狀態(tài)信息，以便主機查詢；

③根據(jù)機的命令設置控制端口的I/O狀態(tài)，昭選擇采樣速率、是否允許讀寫RAM等。

前面已經提到，在整個采樣過程中，MCU負責全面的控制工作，主機與采樣電路之間不需要任何的線路。主機只要把所要完成的任務編成規(guī)格化的指令，在每一次采樣開始前全部發(fā)給從機。但它的數(shù)據(jù)只能送出，而不可以直接發(fā)送數(shù)據(jù)給主機的端口。從機的地位是被動的，送出的數(shù)據(jù)是否被接受由主機決定。

在本電路中，時序控制是非常重要的，尤其是ADC的采樣時序和存儲器的讀取時序的配合很重要。TLC5540的時序控制比較方便，輸出使能端OE一直置低，通過控制時鐘輸入端CLK來控制采樣速率和存儲速率。從圖2可以看出，在擴展了1個存儲器的同時擴展了1個地址發(fā)生器。地址發(fā)生器是由計數(shù)器組成的。也就是說，計數(shù)器計1個數(shù)，它的地址就改變一下。在本電路中，把外部輸入的時鐘作為TLC5540的CLK端和計數(shù)器的時鐘端。

具體示意圖如圖3所示。

通過這樣的電路，ADC的采樣時序和存儲器的存儲時序就可以很好的配合，保證采樣1個數(shù)據(jù)存儲1個數(shù)據(jù)，不會發(fā)生丟失的情況。

以上所述，是采集卡需要采集高速數(shù)據(jù)時采用的控制方法。在設計中，為了提高卡的適用面，還特別設計了對于采集慢速數(shù)據(jù)的方法。

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