隨著信息技術(shù)的發(fā)展，對信號的測量技術(shù)要求越來越高，示波器的使用越來越廣泛。模擬示波器使用前需要進(jìn)行校正，使用比較麻煩；而數(shù)字示波器，由于受核心控制芯片的影響，對輸入信號的頻率有嚴(yán)格的限制。基于FPGA的數(shù)字示波器，其核心芯片可達(dá)到50萬門，配合高速外圍電路，可以測量頻率為1 MHz的信號，有效地克服了以往示波器的不足。

　　1 系統(tǒng)方案設(shè)計

　　設(shè)計的數(shù)字示波器系統(tǒng)主要使用了Xilinx系統(tǒng)的開發(fā)環(huán)境，并在此環(huán)境內(nèi)部建立了AD采樣控制模塊、鍵盤控制模塊、VGA顯示模塊等多個模塊，從很大程度上減少了硬件電路的搭建，也因此提高了系統(tǒng)的穩(wěn)定性和可靠性，系統(tǒng)框圖如圖1所示。

　　另外，設(shè)計使用XPS將32位的MicroBlaze微處理器嵌入到了FPGA中，實現(xiàn)了可編程片的嵌入以及在可編程片上的系統(tǒng)設(shè)計。MieroBlaze通過LBM總線訪問片上的存儲模塊BlockRAM，然后通過OPB總線上掛接外設(shè)進(jìn)行接口連接和驅(qū)動。

　　VGA顯示部分采用雙緩沖機(jī)制進(jìn)行工作，在FPGA內(nèi)部建立RAM，按照一定時序降RAM內(nèi)的緩存數(shù)據(jù)映射到VGA顯示屏上。

　　2 硬件設(shè)計

　　2.1 信號調(diào)理電路模塊

　　信號調(diào)理電路模塊，對輸入的模擬信號進(jìn)行處理，由于輸入電壓幅度為-2.5～+2.5 V之間，而后一級的AD模塊采用了12位的高速A／D轉(zhuǎn)換芯片ADS804，只能對0～2 V的電壓進(jìn)行模／數(shù)轉(zhuǎn)換，故需要將輸入電壓先抬升為0～5 V，在應(yīng)用運(yùn)算放大器進(jìn)行比例縮小，達(dá)到0～2 V的模數(shù)轉(zhuǎn)換要求。

　　2.2 A／D轉(zhuǎn)換電路

　　A／D轉(zhuǎn)換模塊采用存儲采樣數(shù)據(jù)的并行數(shù)據(jù)處理方法，這樣可以使硬件電路得到最大程度的簡化，同時也提高了系統(tǒng)的穩(wěn)定性。AD部分的采樣，選用實時采樣技術(shù)。能夠捕獲到單個信號。采樣速率為10 MHz，即在最高頻率1 MHz時，實時采樣可以在每周期采10個點以保證取到一個完整的信號波形。

　　2.3 觸發(fā)電路模塊

　　觸發(fā)電路模塊屬于外觸發(fā)，對模擬信號實現(xiàn)任意電平觸發(fā)，該模塊采用電壓比較器來實現(xiàn)單次觸發(fā)。

　　2.4 存儲模塊

　　存儲模塊包括內(nèi)存儲和外存儲兩部分，使用外部電路進(jìn)行搭建的為外存儲，內(nèi)存儲在軟件部分進(jìn)行說明。

　　外部非易失性存儲器模塊采用存儲容量為16 KB的E2PROM芯片24C128，該芯片作為手動存儲的存儲介質(zhì)，從而實現(xiàn)掉電不丟失的設(shè)計目的。

　　2.5 VGA顯示模塊

　　VGA顯示模塊是建于FPGA內(nèi)的雙緩沖機(jī)制，由嵌入的MicroBlaze軟核進(jìn)行控制，能夠進(jìn)行多個頁面間的切換。另外，每個界面，可以實現(xiàn)中文信息、彩色通道和所測輸入波形的顯示，并可控制顯示內(nèi)容的顯示顏色。

　　2.6 鍵盤模塊

　　4×4矩陣鍵盤模塊實現(xiàn)人機(jī)交互。

　　通過鍵盤，可以對示波器的數(shù)字通道、模擬通道、混合通道、存儲、回放、波形左移、波形右移等功能進(jìn)行選擇。

　　3 基于FPGA的軟件設(shè)計

　　FPGA的硬件主要包括：觸發(fā)電路模塊、數(shù)字信號發(fā)生模塊、存儲模塊、鍵盤模塊、VGA顯示模塊等5個部分，軟件流程圖如圖2所示。