PCB中的高速信號(hào)是什么？

頻率范圍從50 MHz到高達(dá)3 GHz的信號(hào)被視為高速信號(hào)，例如時(shí)鐘信號(hào)。理想情況下，時(shí)鐘信號(hào)是方波，但實(shí)際上不可能立即將其“低”電平更改為“高”電平（反之亦然）。它具有特定的上升和下降時(shí)間，因此在時(shí)域中似乎是梯形的。值得注意的是，時(shí)鐘信號(hào)的高頻諧波在頻域中的幅度取決于其上升和下降時(shí)間。如果上升時(shí)間大于諧波的幅度，則諧波的幅度將變小。

為什么在高頻總是會(huì)有信號(hào)失真？

在低頻（> 1kHz）下，信號(hào)保持在數(shù)據(jù)表征范圍內(nèi)，并且系統(tǒng)按預(yù)期運(yùn)行。當(dāng)速度增加時(shí)，就會(huì)產(chǎn)生更高的頻率影響，從而導(dǎo)致振鈴，串?dāng)_，反射，接地反彈和阻抗失配問(wèn)題。它不僅影響系統(tǒng)的數(shù)字屬性，而且還會(huì)影響模擬屬性。這些問(wèn)題更容易增加I / O接口和內(nèi)存接口的數(shù)據(jù)速率。實(shí)際上，可以通過(guò)采用高級(jí)PCB設(shè)計(jì)服務(wù)或遵循嚴(yán)格的布局指南來(lái)避免這些問(wèn)題。信號(hào)布線，端接方案和電源分配技術(shù)可以幫助設(shè)計(jì)人員實(shí)現(xiàn)有效的PCB。

在高速PCB設(shè)計(jì)中，何時(shí)需要注意信號(hào)完整性？

信號(hào)完整性：理想地，在PCB中，信號(hào)應(yīng)不受干擾/不受干擾地從信號(hào)源（Tx）傳輸至負(fù)載（Rx）。但實(shí)際上，這不會(huì)發(fā)生。信號(hào)以一些損耗（阻抗失配，串?dāng)_，衰減，反射，開(kāi)關(guān)問(wèn)題）到達(dá)負(fù)載。信號(hào)完整性（SI）是定義為在高頻狀態(tài)下測(cè)量這些信號(hào)失真的術(shù)語(yǔ)。信號(hào)完整性通過(guò)提供實(shí)用的解決方案有助于預(yù)測(cè)和理解這些關(guān)鍵問(wèn)題。

高速PCB設(shè)計(jì)要求將跡線可視化為傳輸線，而不是簡(jiǎn)單的導(dǎo)線。確定設(shè)計(jì)中的最高工作頻率有助于確定應(yīng)視為傳輸線的走線。如果走線超過(guò)該頻率波長(zhǎng)的大約1/10 ，則可以將其視為傳輸線。這些傳輸線需要數(shù)字和模擬分析。

PCB基板：PCB構(gòu)造期間使用的基板材料會(huì)導(dǎo)致信號(hào)完整性問(wèn)題。每個(gè)PCB基板具有不同的相對(duì)介電常數(shù)（εr ）值。它決定了將信號(hào)走線視為傳輸線的長(zhǎng)度，當(dāng)然，在這種情況下，設(shè)計(jì)人員需要注意信號(hào)完整性威脅。

利用εr值，設(shè)計(jì)人員可以評(píng)估信號(hào)流動(dòng)的速度（V p ）和傳播延遲（ t PD）。這些參數(shù)有助于確定應(yīng)將走線視為傳輸線的長(zhǎng)度。描述了插入損耗如何隨信號(hào)頻率增加。對(duì)于FR-4（玻璃環(huán)氧樹(shù)脂）和高頻Rogers RO4350B材料，測(cè)量插入損耗（每英寸）。較高的插入損耗可能導(dǎo)致更大的衰減。

克服高速PCB設(shè)計(jì)中信號(hào)完整性問(wèn)題的技術(shù)

設(shè)計(jì)人員可以在高速PCB中實(shí)現(xiàn)以下設(shè)計(jì)技術(shù)：

1.高速PCB設(shè)計(jì)中的阻抗匹配

此參數(shù)對(duì)于更快和更長(zhǎng)的跟蹤運(yùn)行很重要。影響阻抗控制的三個(gè)因素是基板材料，走線寬度和走線距地面/電源層的高度。

在低頻下，PCB軌跡由其直流特性定義。它可以被認(rèn)為是理想的電路，沒(méi)有電阻，電容和電感。當(dāng)頻率上升時(shí)，與磁場(chǎng)相關(guān)的電感和電容開(kāi)始影響其性能。由于過(guò)孔短線導(dǎo)致的走線阻抗不匹配，以及走線中的瑕疵無(wú)法使信號(hào)在接收器（負(fù)載）中被完全吸收。這就是為什么多余的能量會(huì)反射到發(fā)射器（源）的原因。這個(gè)過(guò)程一次又一次地重復(fù)直到所有能量被吸收為止。在高數(shù)據(jù)速率下，它會(huì)導(dǎo)致信號(hào)過(guò)沖，下沖和振鈴，從而產(chǎn)生信號(hào)錯(cuò)誤。為了解決該問(wèn)題，這些傳輸線在其下方設(shè)置有接地平面以及終端電阻。

計(jì)算線路的阻抗很重要。（它是通過(guò)將線的粗細(xì)，電路板的介電常數(shù)以及線與地平面之間的距離結(jié)合起來(lái)計(jì)算得出的。）有時(shí)，傳輸線需要在不同的層之間穿行，因此，線與接地層之間的距離也要經(jīng)過(guò)地平面發(fā)生變化。在這種情況下，通過(guò)改變線寬可以將線阻抗保持在相同的值。

注意：對(duì)于高頻，高速設(shè)計(jì)，PCB軌跡被視為傳輸線。

高速PCB設(shè)計(jì)中的阻抗控制措施

阻抗失配可以通過(guò)實(shí)施適當(dāng)?shù)亩私臃桨竵?lái)控制。終止方案的選擇取決于應(yīng)用。讓我們討論其中的一些。

1.并聯(lián)終端方案：在該方案中，終端電阻（RT）等于線路阻抗。該終端電阻放置在盡可能靠近負(fù)載的位置，以實(shí)現(xiàn)最大效率。在高輸出狀態(tài)下，此終端電阻的電流負(fù)載最大。

2戴維寧端接方案：這是并行端接方案的替代方案，在該方案中，端接電阻器（RT）分為兩個(gè)獨(dú)立的電阻器，它們等于線路阻抗（組合時(shí)）。該方案減少了從電源汲取的總電流，并增加了從電源汲取的電流，因?yàn)殡娮杵鞣胖迷赩CC與地之間。

3 有源并聯(lián)終端：此處，等于線路阻抗（Z0）的終端電阻放置在偏置電壓路徑中。設(shè)置偏置電壓，以便輸出驅(qū)動(dòng)器可以從高電平和低電平信號(hào)中提取電流。該技術(shù)需要一個(gè)單獨(dú)的電壓源，該電壓源可以吸收和提供電流以匹配輸出傳輸速率。

4 串聯(lián)-RC并聯(lián)終端：在該方案中，電阻和電容器（> 100pF）的組合用作終端阻抗。此處，終端電阻（RT）等于Z0，電容器阻隔了低頻信號(hào)分量并使高頻分量通過(guò)。因此，RT的直流負(fù)載效應(yīng)不會(huì)影響驅(qū)動(dòng)器。

5 串聯(lián)終端：它匹配信號(hào)源上的阻抗，而不是負(fù)載上的阻抗。該方案有助于衰減二次反射。線路阻抗根據(jù)負(fù)載的分布而變化。因此，一個(gè)電阻值并不適用于所有情況。這種方法僅在源處需要一個(gè)組件，而在每個(gè)負(fù)載中不需要多個(gè)組件，但是通過(guò)增加RC時(shí)間常數(shù)來(lái)延遲信號(hào)路徑。

6 差分對(duì)終端：在接收設(shè)備的信號(hào)之間需要一個(gè)終端電阻。終端電阻必須與差分負(fù)載阻抗（通常為100Ω）匹配。
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