NAND非易失性閃存存儲器作為存儲行業(yè)的突破性革新已有多年發(fā)展歷史，隨著2D NAND容量達到極限，以及晶體管越來越小，NAND的編程時間變長，擦寫次數(shù)變少，能夠?qū)?nèi)存顆粒堆疊起來的3D NAND應運而生，可以支持在更小的空間內(nèi)容納更高的存儲容量，在需要存儲海量數(shù)據(jù)的時代有著重大價值。

依托于先進工藝的3D NAND，氧化層越來越薄，面臨可靠性和穩(wěn)定性的難題，未來的3D NAND將如何發(fā)展？如何正確判斷一款3D NAND的總體效率？ 在2020年的閃存峰會上，TechInsights高級技術研究員Joengdong Choe發(fā)表了相關演講，詳細介紹了3D NAND和其他新興存儲器的未來。TechInsights是一家對包括閃存在內(nèi)的半導體產(chǎn)品分析公司。 3D NAND路線圖：三星最早入局，長江存儲跨級追趕—Choe介紹了2014-2023年的世界領先存儲公司的閃存路線圖，包括三星、鎧俠（原東芝存儲）、英特爾、美光、SK 海力士和長江存儲等公司的3D NAND技術發(fā)展路線。

Choe給出的路線圖顯示，三星電子最早在3D NAND開拓疆土，2013年8月初就宣布量產(chǎn)世界首款3D NAND，并于2015年推出32層的 3D NAND，需要注意的是，三星將該技術稱之為V-NAND而不是3D NAND。 之后，三星陸續(xù)推出48層、64層、92層的V-NAND，今年又推出了 128層的產(chǎn)品。 SK 海力士稍晚于三星，于2014年推出3D NAND產(chǎn)品，并在2015年推出了36層的3D NAND，后續(xù)按照48層、72層/76層、96層的順序發(fā)展，同樣在今年推出128層的3D NAND閃存。 美光和英特爾這一領域是合作的關系，兩者在2006年合資成立了Intel-Micron Flash Technologies（IMFT）公司，并聯(lián)合開發(fā)NAND Flash和3D Xpoint。

不過，兩者在合作十多年之后漸行漸遠，IMFT于2019年1月15日被美光以15億美元收購，之后英特爾也建立起了自己的NAND Flash和3D Xpoint存儲器研發(fā)團隊。 另外，在路線圖中，長江存儲于2018年末推出了32層的3D NAND，2020年推出了64層的3D NAND。從路線圖中可以發(fā)現(xiàn)，從90多層跨越到100多層時，時間周期會更長。相較于其他公司，國內(nèi)公司3D NAND起步較晚，直到2017年底，才有長江存儲推出國產(chǎn)首個真正意義上的32層3D NAND閃存。不過長江存儲發(fā)展速度較快，基于自己的Xtacking架構直接從64層跨越到128層，今年4月宣布推出128層堆棧的3D NAND閃存，從閃存層數(shù)上看，已經(jīng)進入第一梯隊。

近期，長江存儲CEO楊士寧也在2020北京微電子國際研討會暨IC World學術會議上公開表示，長江存儲用3年的時間走過國際廠商6年的路，目前的技術處于全球一流水準，下一步是解決產(chǎn)能的問題。值得一提的是，在中國閃存市場日前公布的Q3季度全球閃存最新報告中，三星、鎧俠、西部數(shù)據(jù)、SK 海力士、美光、英特爾六大閃存原廠占據(jù)了全球98.4%的市場份額，在剩下的1.6%的市場中，長江存儲Q3季度的收入預計超過1%，位列全球第七。 層數(shù)并未唯一的判斷標準—盡管在各大廠商的閃存技術比拼中，閃存層數(shù)的數(shù)量是最直接的評判標準之一。

不過，Choe指出，大眾傾向于將注意力集中在閃存層數(shù)上可能是一種誤導，因為字線（帶有存儲單元的活動層）的實際數(shù)量會有很大的不同，例如可以將其他層作為偽字線，以幫助緩解由較高層數(shù)引起的問題。 Choe表示，判斷3D NAND工作效率的一種標準是用分層字線的總數(shù)除以總層數(shù)，依據(jù)這一標準，三星的擁有最優(yōu)秀的設計，不過三星也沒有使用多個層或堆棧，不像其他廠商當前的閃存那樣使用“串堆?！?。

一種提高3D NAND總體效率的方法是將CMOS或控制電路（通常稱為旁路電路）放置在閃存層下面。這一方法有許多名稱，例如CuA（CMOS-under-Array）、PUC (Periphery-Under-Cell), 或者 COP (Cell-On-Periphery)。 長江存儲的設計有些特別，因為它有一些電路在閃存的頂部，而CMOS在連接到閃存之前，是在更大的工藝節(jié)點中制造的。

Choe認為這種技術有潛力，但目前存在產(chǎn)量問題。 另外，各個公司使用工藝也不盡相同，比較典型的就是電荷擷取閃存技術（Charge trap flash，簡稱CTF）和傳統(tǒng)浮柵存儲器技術（Floating gate，簡稱FG）。 CTF使用氮化硅來存儲電子，而不是傳統(tǒng)FG中典型的摻雜多晶硅。具體而言，F(xiàn)G將電子存儲在柵極中，瑕疵會導致柵極和溝道之間形成短路，消耗柵極中的電荷，即每寫入一次數(shù)據(jù)，柵極電荷就會被消耗一次，當柵極電荷被消耗完時，該閃存就無法再存儲數(shù)據(jù)。而CTF的電荷是存儲在絕緣層之上，絕緣體環(huán)繞溝道，控制柵極環(huán)繞絕緣體層，理論而言寫入數(shù)據(jù)時，電荷未被消耗，可靠性更強。

Choe指出在當前的存儲芯片公司中，英特爾和美光一直使用的是傳統(tǒng)的浮柵級技術，而其他制造商則依靠電荷擷取閃存設計。美光直到最近發(fā)布176層才更換新的技術，英特爾的QLC在使用浮柵技術的情況下，可以保持更好的磨損性能，但這也會影響其閃存的耐用性、可靠性、可擴展性以及其他性能優(yōu)勢。 下一個十年將指向500層—Choe在演講中提到，鎧俠未來將用到的分離柵結構或分離單元結構技術也很有趣，它可以使存儲器的密度直接增加一倍，并且由于分離單元結構的半圓形形狀而擁有特別堅固的浮柵結構，具有更強的耐用性。

Choe預計，隨著平臺或堆棧數(shù)量的增加（目前最多為兩個），閃存層數(shù)將繼續(xù)增加，每個閃存芯片的存儲量也會相應增加。Choe認為，這與其他技術，例如，硅通孔（TSV），疊層封裝（PoP / PoPoP）以及向5LC / PLC的遷移一樣，都在下一個十年指向500層以上和3 TB裸片。另外，Choe詳細說明了閃存的成本是按照每GB多少美分來計算的，這意味著未來3D閃存的架構將越來越便宜，不過2D閃存的價格依然昂貴，甚至比3D閃存貴很多倍。

談到尖端閃存技術的推進，Choe認為尖端閃存總是首先進入移動和嵌入式產(chǎn)品，例如5G手機是當下的主要驅(qū)動力。他還指出，2D平面閃存仍然有一些應用市場，通常將其視為低延遲SLC用作3D XPiont的存儲類內(nèi)存（SCM）的替代品，如Optane或美光最近發(fā)布的X100，盡管X100在消費市場并不常見。 目前，100層以上的3D閃存產(chǎn)品，目前已經(jīng)發(fā)布了SK 海力士128L Gold P31和三星128L 980 PRO，美光最近也基于176L flash發(fā)布了Phison E18的硬盤原型。另外，西部數(shù)據(jù)和鎧俠的BiCS5和英特爾的144層產(chǎn)品將在明年發(fā)布。 更好的控制器需要更高密度的閃存，未來幾年閃存將向更快和更大容量的方向發(fā)展。 本文編譯自：https://www.tomshardware.com/news/techinsights-outlines-the-future-of-3d-nand-flash

責任編輯：xj

原文標題：聚焦 | 過于關注3D NAND閃存層數(shù)可能是一種誤導

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