FPGA

Verilog代碼設(shè)計之時分復(fù)用

#FPGA #ASIC #Verilog

復(fù)用雖好，但也要適時、適度。

硅農(nóng)

FPGA零基礎(chǔ)學習：數(shù)字通信中的電壓標準

#FPGA #FPGA #數(shù)字電路 #電壓標準

現(xiàn)在數(shù)字通信系統(tǒng)中，I/O電壓標準包括早期的TTL標準，CMOS標準，LVTTL標準，LVCMOS標準，RS232，RS485標準以及HSTL(High Speed Transceiver Logic)標準和較新的LVDS（Low-Voltage Differential Signal）等標準。不同的標準支持的器件不同，支持的傳輸速度不同，支持的噪聲容限也不同。從另一個方面來看，I/O標準的進步反映了數(shù)字系統(tǒng)的進步。在實際中……

FPGA技術(shù)江湖

基于FPGA的數(shù)字視頻信號處理器設(shè)計

#FPGA #FPGA #數(shù)字視頻信號處理 #系統(tǒng)設(shè)計

視頻信號由一系列連續(xù)的圖像組成。對視頻信號的處理已經(jīng)成為數(shù)字圖像處理領(lǐng)域中重要的一部分。例如機器人模式識別的過程就是一個視頻信號處理的過程，電視制導導彈識別目標就是充分利用視頻信號處理技術(shù)不斷判斷目標是否和預(yù)先設(shè)定目標圖像一致。本篇將講解如何用 FPGA 技術(shù)實現(xiàn)基本的視頻信號處理。本篇的例子可以作為各位大俠進行視頻信號處理時的一個參考，也可以在這個基礎(chǔ)上根據(jù)需要進行擴展。

FPGA技術(shù)江湖

我都不好意思說

#開源EDA

EDAGit（商業(yè)合作方）

通信系統(tǒng)中的信道編碼技術(shù)

#FPGA #FPGA #5G #信道編碼

通信系統(tǒng)是為了將信源信息高效、可靠地傳送到接收端。有擾通信信道的噪聲會對傳輸信息產(chǎn)生干擾，從而可能降低通信可靠性。所以，通信系統(tǒng)設(shè)計的中心問題是在隨機噪聲干擾下如何有效而可靠地傳輸信息。本文主要介紹了通信系統(tǒng)模型、信道編碼發(fā)展歷程、LDPC碼和Polar碼，對于信道編碼技術(shù)做了概述。對于從事相關(guān)行業(yè)的人員，可進一步深入研究，了解編解碼原理，特別是基于FPGA開發(fā)出具有自主知識產(chǎn)權(quán)的IP功能模塊。

科學文化人

基于Verilog的“自適應(yīng)”形態(tài)學濾波算法實現(xiàn)

#FPGA #FPGA #數(shù)字圖像處理 #形態(tài)學濾波

針對不同的使用場景涉及到腐蝕、膨脹、開閉運算等處理，本文實現(xiàn)了一個通用的算法IP，只需要修改模板窗口大小和工作模式（腐蝕or膨脹）參數(shù)即可，達到“自適應(yīng)”目的，避免重復(fù)低效的工作。

FPGA自習室

從Verilog到SpinalHDL

#FPGA #SpinalHDL

“小家碧玉”未嘗不是絕代佳人。

似猿非猿的FPGA

FF

#FPGA # FDCE# FDRE

瓜大三哥

探索Vitis HPC開發(fā)之資源導覽

#FPGA #Xilinx #Vitis #FPGA #HPC

本文是XUP Vitis的Compute Acceleration教程的內(nèi)容概覽以及部分踩坑記錄，希望可以幫助到小伙伴可以在本地體驗實現(xiàn)一個計算加速Demo，對Vitis開發(fā)優(yōu)化有個大概的了解。

小白倉庫

在“芯片庭院”培育一顆多核異構(gòu) RISC-V SOC種子

#FPGA #RISC-V #Chisel #FPGA #SOC

簡要性的導覽chipyard官方手冊內(nèi)容，以及安裝開發(fā)環(huán)境需要注意的的一些地方，最后運行幾個簡單的官方Demo，希望能對RISC-V有興趣的小伙伴有所啟發(fā)幫助

小白倉庫

跨時鐘域那點事兒

#FPGA #SpinalHDL

每一個做數(shù)字邏輯的都繞不開跨時鐘域處理，談一談SpinalHDL里用于跨時鐘域處理的一些手段方法。

似猿非猿的FPGA

ZYNQ架構(gòu)最全分析

#FPGA #ZYNQ#FPGA#ARM#

本文介紹了架構(gòu)最全分析

ZYNQ

VSCode:WaveForm在手，時序我有

#FPGA #時序圖

從事數(shù)字邏輯設(shè)計的小伙伴總是要與時序圖打交道，這里推薦一款“優(yōu)雅"的時序圖繪制插件：Waveform。

似猿非猿的FPGA

“最強”硬核游戲機-基于FPGA硬解游掌機樣機展示(GameGirl)

#FPGA #硬解 #掌機 #游戲機 #FPGA

“最強”硬核游戲機-基于FPGA硬解游掌機樣機展示(GameGirl)，以FPGA為核心實現(xiàn)硬解NES SNES等經(jīng)典游戲機

OpenFPGA

FPGA、Zynq 和 Zynq MPSoC簡析及架構(gòu)分析

#FPGA #FPGA #ZYNQ #MPSoc

Zynq MPSoC是Zynq-7000 SoC（之后簡稱Zynq）的進化版本。Zynq是賽靈思發(fā)布的集成PL（FPGA）和PS設(shè)計的最早的一代產(chǎn)品。如圖2.1所示，在相對較高層次對比了三種器件。Zynq MPSoC的PS部分比Zynq的PS部分面積更大，也更復(fù)雜。本章，將介紹這三種器件的特點.

OpenFPGA

什么是CORDIC算法

#FPGA #FPGA #CORDIC算法

介紹CORDIC算法基本原理、移位-加法算法、伸縮因子推導、在圓坐標系、線性坐標系和雙曲線坐標系下的CORDIC公式及統(tǒng)一的通用方程。CORDIC可用于求解三角函數(shù)、反三角函數(shù)、開方等，在工程中，可用于生成DDS，求解I、Q信號的模及相位。

科學文化人

前端

從時鐘結(jié)構(gòu)上解決multi clock之間的balance矛盾

#前端 #CTS #時鐘 #結(jié)構(gòu)

給出了時鐘結(jié)構(gòu)設(shè)計的一個小方法，能夠避免在CTS階段多時鐘之間的balance矛盾，消除CTS-1902警告，有利于減小clock skew，從而加快時序收斂。

IC小迷弟

ARM系列 --中斷（一）

#前端 #ARM

探究ARM中斷

老秦談芯

ARM系列 -- 中斷（二）

#前端 #ARM

探究ARM中斷

老秦談芯

ARM系列 -- 中斷（三）

#前端 #ARM

探究ARM中斷

老秦談芯

【一】基于Montgomery算法的高速、可配置RSA密碼IP核硬件設(shè)計系列

#前端 #RSA #蒙哥馬利 #IP設(shè)計

主要基于FPGA進行相關(guān)的硬件設(shè)計，也可以采用ASIC，對于硬件初學者來說，是一個很值得學習的地方，包括第八部分相關(guān)的加法器的實現(xiàn)；一些算法的硬件實現(xiàn)；一些隨機數(shù)的產(chǎn)生；抵抗側(cè)信道攻擊的算法；SOC相關(guān)的AXI總線等；一些密碼學的相關(guān)知識，如大數(shù)模乘、模冪。相關(guān)的軟件的使用，如Vivado，Verdi，VCS等，語言的掌握，如Verilog，Python，SystemVerilog，C等

摸魚范式

“硬件加速方法”第四輪MOOC將于2月26日開放

#前端 EDA#芯片#

“芯動力——硬件加速設(shè)計方法”是目前MOOC課程中少有的幾門講授工業(yè)界主流ASIC、SOC設(shè)計技術(shù)的課程，于2019年12月在“中國大學MOOC”平臺上線，迄今已經(jīng)完成了三輪授課，選課人數(shù)逾6000多人。課程前三輪好評度為4.8星。第四輪課程即將于2月26日開課，歡迎對數(shù)字芯片設(shè)計與FPGA設(shè)計技術(shù)感興趣的同學選課！本輪依然會為成績最高分的同學送出獎品，具體獎品請后續(xù)關(guān)注課程公告。

網(wǎng)絡(luò)交換FPGA

驗證

IC驗證er一起學點設(shè)計模式（1）---單例模式

#驗證 #SV #UVM #面向?qū)ο?/p>

眾所周知，目前IC驗證行業(yè)使用最主流的語言是SystemVerilog，這個語言有一個重要特點就是它是面向?qū)ο蟮恼Z言。對于面向?qū)ο蟮恼Z言，想要把代碼寫得更“牛逼”，其實就繞不開一個概念叫“設(shè)計模式”。

杰瑞IC驗證

后端

記一次項目中的急中生智

#后端 calibre

一次項目中的往事

白話IC

嵌入式

淺談 RISC-V 軟件開發(fā)生態(tài)之 IDE

#嵌入式 #RISC-V #開源生態(tài)

一些關(guān)于 RISC-V 開發(fā)的軟件生態(tài)相關(guān)，主要是關(guān)于 RISC-V 的開發(fā) IDE 的一些思考

strongwong

致力于建立知識、人的聯(lián)系

責任編輯：lq6