新一代ATE系統(tǒng)中新型八針電子驅(qū)動器分析
摘要：自動測試設(shè)備 (ATE) 技術(shù)緊跟半導(dǎo)體IC 及其測試設(shè)備的趨勢。隨著帶寬、集成度和成本壓力的增加，下一代 ATE 系統(tǒng)需要更高的密度和更高的吞吐量來滿足最新的半導(dǎo)體需求。
介紹
在多個大趨勢的推動下，推動世界對半導(dǎo)體需求的技術(shù)繁榮依然強勁。無線基礎(chǔ)設(shè)施、物聯(lián)網(wǎng)、人工智能、數(shù)據(jù)中心和電動汽車是推動對先進半導(dǎo)體 IC 需求增加的應(yīng)用示例。隨著每個單獨的 IC 中包含更多功能，測試要求也會增加，降低成本變得更具挑戰(zhàn)性。半導(dǎo)體制造商如何提高其最終產(chǎn)品的復(fù)雜性，同時降低測試成本？
測試系統(tǒng)未標(biāo)準(zhǔn)化
從廣義上講，半導(dǎo)體開發(fā)過程包括設(shè)計、制造和測試。今天，IC 設(shè)計人員使用 EDA（電子設(shè)計自動化）軟件工具。這些工具是標(biāo)準(zhǔn)化的，大大簡化了設(shè)計過程。晶圓的制造設(shè)備在一定程度上也是標(biāo)準(zhǔn)化的，因為許多工藝和設(shè)備是代代相傳的。ATE 系統(tǒng)不能這樣說。缺乏標(biāo)準(zhǔn)和 IC 復(fù)雜性的增加導(dǎo)致測試成本上升。研究表明，封裝和測試占產(chǎn)品總成本的 50% 到 70% 之間。
降低測試成本
降低測試成本的一個明顯方法是采用更高的并行度并同時測試多個部分。每當(dāng) ATE 系統(tǒng)并行測試更多部件時，吞吐量就會提高。例如，如果之前的測試平臺可以并行測試四個設(shè)備，總測試時間為 10 秒，那么每個設(shè)備測試是 2.5 秒。使用每秒 0.02 美元的假設(shè)成本，那么每個設(shè)備都有 0.05 美元的測試成本。通過將 ATE 系統(tǒng)升級到八進制站點甚至 16 個站點的測試儀，測試成本顯著下降，分別為 0.025 美元和 0.0125 美元。與 16 個站點的測試設(shè)置相比，這項 75% 的測試成本節(jié)省比原始測試成本節(jié)省了 0.0375 美元。
接下來，想象一下總測試時間是否可以減少一半。由于 ATE 生產(chǎn)車間測試工程師將最大限度地利用資源來測試器件，因此減少測試時間的方法是提高驅(qū)動信號到被測器件 (DUT) 和比較器信號返回到FPGA的速度。驅(qū)動器和比較器 IC 所在的引腳電子速度提高了 2 倍，將測試時間縮短了一半。計算測試成本的數(shù)學(xué)與前面的示例一樣簡單。測試 16 臺設(shè)備需要 5 秒，而不是 10 秒。這意味著每臺設(shè)備的測試成本為 0.00625 美元，是 0.0125 美元的一半。雖然實際測試時間各不相同，但這個假設(shè)示例清楚地展示了更快系統(tǒng)和更高密度卡的潛在節(jié)省。
更高的密度和速度
前面提到的引腳電子驅(qū)動板具有驅(qū)動器和比較器 IC。圖 1中的 ATE 框圖顯示了MAX32007所在的位置（DCL + DAC + SWITCHES 盒）。MAX32007 是 ADI 最新發(fā)布的 8 通道 3Gbps 引腳驅(qū)動器。
電纜下垂補償
由于PCB上的長跡線和/或長或有損耗的同軸電纜，驅(qū)動到 DUT 的波形和返回信號可能會衰減或退化。當(dāng)波形受到這種影響時，有效數(shù)據(jù)速率會降??低，或者更糟的是，數(shù)據(jù)無法使用，從而影響測試的吞吐量和成本。MAX32007 在輸出波形中加入了長 (CDRPL) 和短 (CDRPS) 雙時間常數(shù)，通過受控量的過沖和下沖來恢復(fù)圓潤邊沿。
結(jié)論
隨著半導(dǎo)體 IC 不斷跟上最新的技術(shù)需求，測試它們所需的自動化測試設(shè)備也必須如此。Pin 電子驅(qū)動器在處理這種技術(shù)激增方面發(fā)揮著關(guān)鍵作用，更高密度和更高數(shù)據(jù)速率可實現(xiàn)下一代設(shè)備的高吞吐量和更低的測試成本。
介紹
在多個大趨勢的推動下，推動世界對半導(dǎo)體需求的技術(shù)繁榮依然強勁。無線基礎(chǔ)設(shè)施、物聯(lián)網(wǎng)、人工智能、數(shù)據(jù)中心和電動汽車是推動對先進半導(dǎo)體 IC 需求增加的應(yīng)用示例。隨著每個單獨的 IC 中包含更多功能，測試要求也會增加，降低成本變得更具挑戰(zhàn)性。半導(dǎo)體制造商如何提高其最終產(chǎn)品的復(fù)雜性，同時降低測試成本？
測試系統(tǒng)未標(biāo)準(zhǔn)化
從廣義上講，半導(dǎo)體開發(fā)過程包括設(shè)計、制造和測試。今天，IC 設(shè)計人員使用 EDA（電子設(shè)計自動化）軟件工具。這些工具是標(biāo)準(zhǔn)化的，大大簡化了設(shè)計過程。晶圓的制造設(shè)備在一定程度上也是標(biāo)準(zhǔn)化的，因為許多工藝和設(shè)備是代代相傳的。ATE 系統(tǒng)不能這樣說。缺乏標(biāo)準(zhǔn)和 IC 復(fù)雜性的增加導(dǎo)致測試成本上升。研究表明，封裝和測試占產(chǎn)品總成本的 50% 到 70% 之間。
降低測試成本
降低測試成本的一個明顯方法是采用更高的并行度并同時測試多個部分。每當(dāng) ATE 系統(tǒng)并行測試更多部件時，吞吐量就會提高。例如，如果之前的測試平臺可以并行測試四個設(shè)備，總測試時間為 10 秒，那么每個設(shè)備測試是 2.5 秒。使用每秒 0.02 美元的假設(shè)成本，那么每個設(shè)備都有 0.05 美元的測試成本。通過將 ATE 系統(tǒng)升級到八進制站點甚至 16 個站點的測試儀，測試成本顯著下降，分別為 0.025 美元和 0.0125 美元。與 16 個站點的測試設(shè)置相比，這項 75% 的測試成本節(jié)省比原始測試成本節(jié)省了 0.0375 美元。
接下來，想象一下總測試時間是否可以減少一半。由于 ATE 生產(chǎn)車間測試工程師將最大限度地利用資源來測試器件，因此減少測試時間的方法是提高驅(qū)動信號到被測器件 (DUT) 和比較器信號返回到FPGA的速度。驅(qū)動器和比較器 IC 所在的引腳電子速度提高了 2 倍，將測試時間縮短了一半。計算測試成本的數(shù)學(xué)與前面的示例一樣簡單。測試 16 臺設(shè)備需要 5 秒，而不是 10 秒。這意味著每臺設(shè)備的測試成本為 0.00625 美元，是 0.0125 美元的一半。雖然實際測試時間各不相同，但這個假設(shè)示例清楚地展示了更快系統(tǒng)和更高密度卡的潛在節(jié)省。
更高的密度和速度
前面提到的引腳電子驅(qū)動板具有驅(qū)動器和比較器 IC。圖 1中的 ATE 框圖顯示了MAX32007所在的位置（DCL + DAC + SWITCHES 盒）。MAX32007 是 ADI 最新發(fā)布的 8 通道 3Gbps 引腳驅(qū)動器。
圖 1. 通用 ATE 系統(tǒng)框圖。
高密度、八通道、高速 3Gbps MAX32007 具有集成的 14 位電平設(shè)置 DAC、電纜下垂補償和壓擺率控制，可優(yōu)化 DUT 的波形。電纜下垂補償
由于PCB上的長跡線和/或長或有損耗的同軸電纜，驅(qū)動到 DUT 的波形和返回信號可能會衰減或退化。當(dāng)波形受到這種影響時，有效數(shù)據(jù)速率會降??低，或者更糟的是，數(shù)據(jù)無法使用，從而影響測試的吞吐量和成本。MAX32007 在輸出波形中加入了長 (CDRPL) 和短 (CDRPS) 雙時間常數(shù)，通過受控量的過沖和下沖來恢復(fù)圓潤邊沿。
圖 2. 驅(qū)動器電纜下垂補償?shù)母拍畋硎尽?/font>
補償量可以通過一個 3 位內(nèi)部寄存器從 0 到 10% 進行編程。圖 3中的示波器顯示了電纜下垂補償如何幫助信號保真度克服 24 英寸 50Ω 同軸電纜上的劣化波形的示例。外部綠色跡線表示應(yīng)用到波形的 10% 補償，內(nèi)部跡線顯示 0% 補償。
圖 3. 電纜下垂補償?shù)姆秶臄z。
隨著半導(dǎo)體 IC 不斷跟上最新的技術(shù)需求，測試它們所需的自動化測試設(shè)備也必須如此。Pin 電子驅(qū)動器在處理這種技術(shù)激增方面發(fā)揮著關(guān)鍵作用，更高密度和更高數(shù)據(jù)速率可實現(xiàn)下一代設(shè)備的高吞吐量和更低的測試成本。
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發(fā)表于 01-09 08:22
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