要問做邏輯的什么看的最久，那一定是波形吧。那除了看波形，還能做點(diǎn)兒其他的么？

調(diào)試“三十六計”

作為邏輯開發(fā)者，仿真是一個永遠(yuǎn)跑不掉的話題。盡管說嚴(yán)格來講設(shè)計和驗(yàn)證是分離的，但對于FPGA開發(fā)來講，即便是大廠也很少配備專門的邏輯驗(yàn)證人員來支持你的工作。無論是單元級仿真還是系統(tǒng)級仿真，那些年我們常用到仿真調(diào)試手段首推的估計就是看波形了。但老實(shí)講，小的模塊或者小的case看看波形還好，但如果是比較大的模塊或case需要很長的時間來跑的話那么追蹤波形對我個人來講還是很廢眼神的～

那么除了查看波形，我們常用的仿真調(diào)試手段無外乎在待仿真測試邏輯里添加打印和添加SVA了。對于添加打印，在之前通過verilog/systemVerilog搬磚時是時常干的事情，而SVA在上學(xué)的那會兒倒是看過下面這本書：

那么如今轉(zhuǎn)到SpinalHDL，這些手段是否還能用呢？

Assertion

與SystemVerilog中相似，SpinalHDL中也提供Assertion功能，其關(guān)鍵字也為assert：

assert（assertion ： Bool， message ： String = null， severity： AssertNodeSeverity = Error）assert（assertion： Bool， message： Seq［Any］， severity： AssertNodeSeverity）

assertion：斷言條件

message：斷言失敗時顯示信息，可以是字符串或者是Seq。

severity：斷言等級。

來看一個demo：

這里放置了兩個assert，分別使用了兩種assert的使用方式。message中放置Seq時可以顯示更多的提示信息。 要知道即便我們是采用SpinalHDL，在仿真的時候還是要生成Verilog文件交給仿真器去執(zhí)行的。那看下生成的RTL代碼：

可以看到，在SpinalHDL中，對于SVA中的立即斷言和并發(fā)斷言，其只支持并發(fā)斷言。而且會生成額外邏輯用來支持?jǐn)嘌裕以趶?fù)位期間是不做斷言檢查的。

report

SpinalHDL中提供了report方法用于在邏輯中顯示打印信息：

def report（message： String） = assert（False， message， NOTE）def report（message： Seq［Any］） = assert（False， message， NOTE） def report（message： String， severity： AssertNodeSeverity） = assert（False， message， severity）def report（message： Seq［Any］， severity： AssertNodeSeverity） = assert（False， message， severity） 可以看到，report的底層實(shí)現(xiàn)是基于assert來實(shí)現(xiàn)的，且默認(rèn)斷言失敗，故而信息會一直打印。像上面的dmeo我們可以添加下面的打印信息：

report（Seq（“data0：”，io.data0，“ data1：”，io.data1，“ sum：”，io.sum），WARNING）

在生成的RTL代碼中會有：

同樣不出意外，在復(fù)位期間將不會打印任何信息。

Formal

針對SVA的支持，SpinalHDL提供了部分支持。在SpinalHDL-Doc中給出了下面的這個Demo：

object MyToplevelSystemVerilogWithFormal { def main（args： Array［String］） { val config = SpinalConfig（defaultConfigForClockDomains = ClockDomainConfig（resetKind=SYNC， resetActiveLevel=HIGH）） config.includeFormal.generateSystemVerilog（new TopLevel（）） }}

但這個demo有幾個問題是： 1、使用GenerationFlags.formal及includeFormal時如果我們的代碼在GenerationFlags外圍如果有使用assert或者report時，GenerationFlags.formal會將其屏蔽掉，在仿真時不起作用。 2、initstate（）在verilator中不支持。 針對上面的問題，可以采用： 1、采用GenerationFlags.simulation和includeSimulation替代GenerationFlags.formal及includeFormal。 2、如果要在復(fù)位期間添加sva，那么通過clockDomain.isResetActive替換initstate（） 當(dāng)在生成Verilog時不添加includeSimulation，那么GenerationFlags.simulation所包含的內(nèi)容將不會生成在Verilog中，從而能夠提供一個干凈的代碼。 手冊中給出了支持的SVA：

但具體還是要看仿真器是否支持，畢竟verilator和vcs這些在功能上還是有一些差距。

文章來源：Spinal FPGA

圖片來源：似猿非猿的FPGA

責(zé)任編輯：lq6