Q1

背景：

軟件 vivado2018.2

開(kāi)發(fā)板 KC705

設(shè)計(jì)中涉及到兩個(gè)時(shí)鐘域（外部提供的238MHz時(shí)鐘和200MHz板上時(shí)鐘）

問(wèn)題：

布局布線后的時(shí)序分析結(jié)果顯示：intra-clock path的setup時(shí)序違例，查看具體路徑的時(shí)序信息，發(fā)現(xiàn)數(shù)據(jù)路徑上有一個(gè)net延時(shí)高達(dá)8.6ns導(dǎo)致了時(shí)序違例。然后在device中看到這個(gè)net布線繞路了，看起來(lái)是擁塞所致，可是查看擁塞報(bào)告又顯示擁塞度很小。

而且第一幅圖中的幾個(gè)setup違例，幾乎都包含了這個(gè)net，所以是集體違例了。

下圖是這條net所在的電路，做好標(biāo)記后，在device中查看具體布線情況。

下圖是device視圖，可見(jiàn)FDCE和LUT3挨得很近，但是他們之間的走線卻繞了很遠(yuǎn)！上網(wǎng)查過(guò)，說(shuō)可能是擁塞的原因。

于是查看了布局布線后的擁塞報(bào)告以及復(fù)雜度報(bào)告。。

看起來(lái)?yè)砣潭群蛷?fù)雜度程序都不算大，為什么net繞線很嚴(yán)重呢？

為了解決這個(gè)問(wèn)題，我做了兩個(gè)嘗試：

1）將synthesis中的“no_lc*”選項(xiàng)勾選，取消LUT合并。

2）將implementation中的策略設(shè)置為congestion_spreadlogic_high。

但是這樣做之后setup時(shí)序依舊違例。

所以具體是什么問(wèn)題導(dǎo)致的呢？

時(shí)序分析結(jié)果中，還有好幾項(xiàng)與上述信號(hào)同module的跨時(shí)鐘域的setup違例，有沒(méi)可能是因?yàn)闆](méi)有將這些跨時(shí)鐘域路徑set false path的原因呢？

A1

你提到的時(shí)序有問(wèn)題的路徑本身沒(méi)有問(wèn)題，主要原因是你沒(méi)有對(duì)異步跨時(shí)鐘路徑作有效的隔離。一旦去掉這些異步跨時(shí)鐘路徑的分析，之前提到的路徑就會(huì)正常布線了. （在邏輯上需要保障這些路徑上數(shù)據(jù)傳遞的正確性：握手信號(hào)或者是異步FIFO）

最后一條路徑是PLL時(shí)鐘直接連接寄存器D端導(dǎo)致的，全局時(shí)鐘信號(hào)一般只連Cell 的C/CLK 端. 能否通過(guò)代碼修改掉這種結(jié)構(gòu)?

主時(shí)鐘建立的對(duì)象要盡量是端口，而不是pll的輸入 pin腳

Ex: 時(shí)鐘 clk_wiz_119MHz_inst/inst/clk_in1 (對(duì)象應(yīng)該是get_ports clk_ab_p )

Q2

是不是因?yàn)闆](méi)有隔離時(shí)鐘，所以系統(tǒng)占用了大量的布線資源去盡量滿足這些跨時(shí)鐘的setup和hold，導(dǎo)致有些net只能繞路了呢？

A2

是的，Vivado是timing driven的工具，意味著會(huì)盡力對(duì)slack最差的路徑做修復(fù)，浪費(fèi)了大量資源以及runtime. 其他net或者繞路，或者已經(jīng)提前放棄，不作努力了.

Q3

如果隔離了時(shí)鐘，那么布局布線工具對(duì)待跨時(shí)鐘域的信號(hào)是不是就直接布線（比如走最近的路線），完全不去考慮setup和hold這些是否滿足條件了？

A3

是的，如果加了忽略時(shí)鐘的約束，那么布局布線工具對(duì)待跨時(shí)鐘域的信號(hào)就直接布線，完全不去考慮setup和hold要求，因?yàn)楦緵](méi)有這些要求.

同時(shí)請(qǐng)注意之前提到的一點(diǎn)：在邏輯上需要保障這些異步時(shí)鐘域路徑上數(shù)據(jù)傳遞的正確性：考慮握手信號(hào)或者是異步FIFO

Q4

上面提到的“主時(shí)鐘建立的對(duì)象盡量是pin腳，而不是pll的端口”，這句話是什么意思？是在寫xdc文件的時(shí)候，盡量用get port做時(shí)鐘約束的意思？

是不是意味著上面的set_clcok_group語(yǔ)句改成這樣更合適：

set_clock_groups -asynchronous -name my_ASYNC -group {get_ports adc_clk_p} -group {get_clocks mmcm_clkout1}

A4

這里是指create_clock 約束中的對(duì)象是FPGA的PORT，而不是用Cell(如PLL的Pin).

Ex：正確的寫法：

create_clock -name clk -period 10.000 [get_ports adc_clk_p]

不推薦的寫法：

create_clock -name clk -period 10.000 [get_pins clk_wiz_119MHz_inst/inst/plle2_adv_inst/CLKIN1]

在set_clock_groups中這么用get_ports adc_clk_p是不對(duì)的， 可以寫成 [get_clocks -of [get_ports adc_clk_p]]

責(zé)任編輯：haq