近日，Cadence Design Systems宣布，其 PHY 和控制器 IP 用于 TSMC N7、N6 和 N5 工藝中的 PCI Express? （PCIe?） 5.0 規(guī)范技術(shù)已在 4 月舉行的業(yè)界首個 PCIe 5.0 規(guī)范合規(guī)性活動中通過了 PCI-SIG? 的認證測試。本次測試認證所使用測試儀器，正是來自VIAVI公司PCIe 5.0分析儀 Xigig。

Cadence? 解決方案經(jīng)過充分測試，符合 PCIe 5.0 技術(shù) 32GT/s 的全速要求。該合規(guī)計劃為設(shè)計人員提供了測試程序，以評估其片上系統(tǒng) （SoC） 設(shè)計上的 PCIe 5.0 接口是否按預(yù)期運行。

適用于 PCIe 5.0 技術(shù)的 Cadence IP 由 PHY、配套控制器和驗證 IP （VIP） 組成，針對超高帶寬超大規(guī)模計算、網(wǎng)絡(luò)和存儲應(yīng)用的 SoC 設(shè)計。借助適用于 PCIe 5.0 架構(gòu)的 Cadence PHY 和控制器子系統(tǒng)，客戶可以設(shè)計出極其節(jié)能的 SoC，同時加快產(chǎn)品上市時間。

臺積電公司基礎(chǔ)設(shè)施設(shè)計管理部

副總裁 Suk Lee 表示：

“我們很高興 Cadence 認證臺積電具備先進工藝、全面的 IP 系列符合的 PCIe 5.0 協(xié)議。” “我們與 Cadence 的持續(xù)密切合作正在幫助我們共同的客戶滿足嚴格的功率和性能要求，并通過受益于臺積電先進技術(shù)的領(lǐng)先設(shè)計解決方案加速芯片創(chuàng)新?！?/p>

Cadence 公司副總裁兼

IP 集團總經(jīng)理 Sanjive Agarwala 表示：

“Cadence 的 PCIe 5.0 認證 PHY 和控制器 IP 經(jīng)我們的客戶驗證是市場上最低的功耗，使他們能夠開發(fā)出極低能效的 SoC。通過我們的多通道片上子系統(tǒng)解決方案，我們的客戶可以看到在與其目標應(yīng)用相匹配的外形尺寸中實現(xiàn)了 IP 合規(guī)性?！?/p>

VIAVI 實驗室與生產(chǎn)業(yè)務(wù)部高級副總裁兼

總經(jīng)理 Tom Fawcett 表示：

“與之前的測試一致，Cadence 針對 PCIe 5.0 規(guī)范的 PHY 和控制器測試芯片在我們的 Xgig 訓(xùn)練器和分析儀平臺上的合規(guī)性測試中表現(xiàn)出強大的性能。Cadence 在高帶寬超大規(guī)模 SoC IP 方面處于領(lǐng)先地位，他們在 PCI-SIG 合規(guī)活動中的成功記錄明確表明他們對其解決方案和整個技術(shù)的持續(xù)信心?！?/p>

英特爾公司技術(shù)創(chuàng)新總監(jiān)

Jim Pappas 表示：

“英特爾致力于通過開放的 PCI Express 標準進行全行業(yè)的創(chuàng)新和嚴格的兼容性測試。Cadence 最新的 PHY 和控制器 IP 展示了他們對 PCIe 5.0 性能和與我們的第 12 代英特爾酷睿和第 4 代英特爾至強可擴展平臺互操作性的承諾?！?/p>

PCI-SIG 總裁兼主席 Al Yens 表示：

“作為 PCI-SIG 的長期成員，Cadence 在 PCIe 技術(shù)的進步中發(fā)揮著重要作用。通過參與合規(guī)計劃，Cadence 正在幫助推動 PCIe 架構(gòu)的持續(xù)采用。”

適用于 PCIe 5.0 架構(gòu)的 Cadence IP 支持公司的 Intelligent System Design? 戰(zhàn)略，可實現(xiàn)卓越的高級節(jié)點 SoC 設(shè)計。適用于臺積電 N7、N6 和 N5 工藝技術(shù)的 PCIe 5.0 設(shè)計套件現(xiàn)已提供許可和交付。Cadence 在 TSMC 先進工藝中的全面設(shè)計 IP 解決方案組合還包括 112G、56G、die-to-die （D2D） 和高級存儲器 IP 解決方案。