應(yīng)用材料公司今天舉辦了在線邏輯大師班，展示了幾種材料工程解決方案，這些解決方案通過(guò)持續(xù)改進(jìn)功率、性能、面積、成本和上市時(shí)間（PPACt）實(shí)現(xiàn)高級(jí)邏輯擴(kuò)展。

正如我的同事在最近的博客中概述的那樣，在將晶體管和互連擴(kuò)展到3nm節(jié)點(diǎn)及更高節(jié)點(diǎn)時(shí)，多重挑戰(zhàn)阻礙了功耗和性能的提高。還存在模式可變性問(wèn)題，需要新的材料工程解決方案。在這篇博客中，我將重點(diǎn)介紹應(yīng)用材料公司如何通過(guò)基于工藝步驟協(xié)同優(yōu)化和集成材料解決方案（IMS）的創(chuàng)新，幫助客戶實(shí)現(xiàn)先進(jìn)邏輯的PPACt路線圖。我們還在幫助業(yè)界實(shí)施一種稱為設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）的擴(kuò)展技術(shù)，該技術(shù)將在新興節(jié)點(diǎn)中變得越來(lái)越普遍，因?yàn)樗惯壿嬅芏葦U(kuò)展能夠繼續(xù)進(jìn)行，即使音高擴(kuò)展速度變慢。

晶體管縮放：將FinFET擴(kuò)展到5nm以上;啟用門全方位拐點(diǎn)

FinFET路線圖有三個(gè)重要的技術(shù)挑戰(zhàn)：翅片彎曲、高k金屬柵極（HKMG）和接口關(guān)鍵尺寸縮放以及源極/漏極電阻。應(yīng)用材料公司正在使用新材料和工藝協(xié)同優(yōu)化的組合來(lái)幫助解決每個(gè)問(wèn)題。

制造過(guò)程中的翅片彎曲會(huì)導(dǎo)致可變性，從而降低性能并降低電源效率。為了緩解這種情況，我們開(kāi)發(fā)了協(xié)同優(yōu)化的材料工程解決方案，包括用于翅片隔離的可流動(dòng)氧化物，以及共同優(yōu)化的離子注入和退火步驟，所有這些都使用應(yīng)用材料公司的PROVision eBeam測(cè)量和檢測(cè)技術(shù)進(jìn)行監(jiān)控。使用這些技術(shù)，我們可以實(shí)現(xiàn)高、直、高長(zhǎng)寬比的翅片，具有更高的均勻性，從而將閾值電壓變化率降低30%，并將驅(qū)動(dòng)電流增加5%以上（見(jiàn)圖1）。

圖 1：應(yīng)用材料公司共同優(yōu)化的工藝可減少翅片彎曲，從而將閾值電壓變異性降低 30%，驅(qū)動(dòng)電流增加 5% 以上。

兩個(gè)HKMG邏輯元件——接口和高k值層——是提高晶體管驅(qū)動(dòng)電流的關(guān)鍵。但是，自14nm節(jié)點(diǎn)以來(lái)，這兩層都沒(méi)有擴(kuò)展，從而造成了性能瓶頸。為了解決這個(gè)問(wèn)題，應(yīng)用材料公司開(kāi)發(fā)了一種新的集成材料解決方案（IMS），該解決方案結(jié)合了真空中的關(guān)鍵工藝步驟，以實(shí)現(xiàn)更高程度的界面工程和調(diào)整。使用IMS，我們展示了一種新的集成柵極堆棧，該堆棧使等效氧化物厚度縮放能夠恢復(fù)，并將驅(qū)動(dòng)電流提高8%至10%（見(jiàn)圖2）。

圖 2：使用集成材料解決方案，應(yīng)用材料公司展示了一種新的集成柵極堆棧，該堆棧可恢復(fù)等效氧化物厚度縮放，并將驅(qū)動(dòng)電流提高 8% 至 10%。

在晶體管的源極/漏極電阻模塊中，縮放使每個(gè)節(jié)點(diǎn)的接觸面積減少了25%，導(dǎo)致接觸電阻不可持續(xù)地增加。為了解決這個(gè)問(wèn)題，應(yīng)用材料公司開(kāi)發(fā)了一種新的協(xié)同優(yōu)化工藝技術(shù)，可以最大限度地利用可用于應(yīng)變工程的區(qū)域（見(jiàn)圖3）。該解決方案包括橫向蝕刻，使嵌入式源極-漏極應(yīng)力源更靠近通道。此外，我們還開(kāi)發(fā)了一種新型選擇性砷化硅（SiAs）外延層。新的材料和材料工程技術(shù)降低了電阻，并將驅(qū)動(dòng)電流提高了8%。

圖 3：應(yīng)用材料公司的源極/漏極電阻解決方案包括共同優(yōu)化的蝕刻、外延和退火，驅(qū)動(dòng)電流增益為 8%。

隨著行業(yè)從 FinFET 過(guò)渡到柵極全能 （GAA） 晶體管架構(gòu)，進(jìn)一步提高性能和功耗，材料工程創(chuàng)新將變得更加重要（見(jiàn)圖 4）。在GAA中，晶體管通道方向從垂直轉(zhuǎn)向水平，柵極在所有四個(gè)側(cè)面而不是三個(gè)側(cè)面圍繞通道?？刂仆ǖ篮穸葘?duì)于性能和功耗至關(guān)重要：在從 FinFET 到 GAA 的過(guò)程中，通道厚度控制從高而薄的翅片的光刻和蝕刻轉(zhuǎn)向 GAA 中的外延和選擇性去除，因?yàn)樗鼈兲峁┝烁叨瓤煽氐脑鲩L(zhǎng)和減少的可變性。GAA晶體管還需要通道之間的內(nèi)部墊片，適當(dāng)?shù)墓こ淘O(shè)計(jì)有助于降低電容。墊片采用高度可控的選擇性蝕刻和間隙填充工藝制成。使用 eBeam 進(jìn)行計(jì)量有助于確保新結(jié)構(gòu)正確、最佳地形成，從而實(shí)現(xiàn) 10% 至 15% 的預(yù)期性能提升和 25% 至 30% 的功率提升。

Epi、選擇性去除和電子束計(jì)量是應(yīng)用材料公司的領(lǐng)導(dǎo)領(lǐng)域，我們已經(jīng)在開(kāi)發(fā)協(xié)同優(yōu)化的工藝，以幫助加速為客戶提供 GAA 解決方案。因此，與FinFET相比，我們預(yù)計(jì)GAA中每10萬(wàn)WSPM（每月晶圓啟動(dòng)）將獲得10億美元的增量收入。

圖 4：隨著行業(yè)向柵極全能 （GAA） 晶體管架構(gòu)過(guò)渡，材料工程創(chuàng)新將變得更加重要。

互連擴(kuò)展：新的集成材料解決方案將過(guò)孔阻力降低 50%

互連器件消耗近三分之一的功率，占電阻電容（RC）延遲的70%以上。與每個(gè)工藝節(jié)點(diǎn)收縮而性能提高的晶體管不同，互連線在收縮時(shí)會(huì)遇到更高的電阻，這反過(guò)來(lái)又降低了性能并增加了功耗。如果沒(méi)有突破，通過(guò)電阻的互連將從7nm到3nm節(jié)點(diǎn)增加10倍，從而抵消了晶體管縮放的好處。

為了解決這一挑戰(zhàn)，應(yīng)用材料公司今天推出了一項(xiàng)材料工程方面的突破，稱為Endura銅阻隔種子IMS。這款卓越的集成材料解決方案在高真空下將七種不同的工藝技術(shù)結(jié)合在一個(gè)系統(tǒng)中：ALD、PVD、CVD、銅回流焊、表面處理、界面工程和計(jì)量（見(jiàn)圖5）。該解決方案通過(guò)將保形原子層沉積替換為選擇性原子層沉積，消除了過(guò)孔接口處的高電阻率勢(shì)壘。它還包括銅回流焊技術(shù)，可在狹窄的特征中實(shí)現(xiàn)無(wú)空隙填充。該解決方案將過(guò)孔觸點(diǎn)接口處的電阻降低了多達(dá) 50%，從而提高了芯片性能和功耗。

圖 5：新型 Endura 銅阻隔種子 IMS 在高真空下將七種不同的工藝技術(shù)結(jié)合在一個(gè)系統(tǒng)中，以提高芯片性能和功耗。

通過(guò)材料工程和 DTCO 的創(chuàng)新解決模式變異性問(wèn)題

由于EUV光刻技術(shù)與多圖案技術(shù)結(jié)合使用以創(chuàng)建更細(xì)的線條，因此在較小的節(jié)點(diǎn)上，圖案可變性的問(wèn)題變得越來(lái)越成問(wèn)題。我們想要的不是筆直、光滑的邊緣，而是越來(lái)越粗糙和不均勻。在過(guò)去，這并不是一個(gè)大問(wèn)題，因?yàn)樘卣饕蟮枚?，邊緣粗糙度的比例更小。但是，隨著我們繼續(xù)使用EUV進(jìn)行擴(kuò)展，特征和邊緣粗糙度變得相當(dāng)，從而導(dǎo)致隨機(jī)缺陷，例如開(kāi)路和短路。

在多圖案化中，該行業(yè)通常使用旋入式電介質(zhì)和爐子步驟將光刻圖案轉(zhuǎn)移到器件層中。為了減少隨機(jī)誤差，我們正在用高質(zhì)量的CVD材料替換旋裝電介質(zhì)，該材料與我們的Sym3蝕刻系統(tǒng)共同優(yōu)化，該過(guò)程由我們的PROVision eBeam測(cè)量系統(tǒng)監(jiān)控。事實(shí)上，我們將CVD集成到我們的蝕刻室中。一旦具有粗糙特征的晶圓進(jìn)入腔室，我們就會(huì)選擇性地沉積一層薄薄的CVD材料，調(diào)整工藝，在寬開(kāi)口上沉積更多材料，在小開(kāi)口上沉積更少的材料，從而校正相鄰線之間的距離。

沉積后，我們使用經(jīng)過(guò)特殊調(diào)整的蝕刻模式，該模式蝕刻小特征的速度快于大特征，再次減少了差異。因此，通過(guò)將CVD與我們先進(jìn)的蝕刻技術(shù)共同優(yōu)化，我們可以平滑線條并消除許多隨機(jī)缺陷。我們還使用電子束測(cè)量技術(shù)來(lái)快速測(cè)量這些微小特征的尺寸變化。事實(shí)證明，這種協(xié)同優(yōu)化的解決方案可以使特征尺寸的局部變化減少50%，線路邊緣粗糙度降低30%，開(kāi)路缺陷減少近100%，從而實(shí)現(xiàn)持續(xù)的邏輯縮放和健康的器件良率（見(jiàn)圖6）。

圖 6：應(yīng)用材料公司 CVD 與先進(jìn)蝕刻技術(shù)的共同優(yōu)化消除了許多隨機(jī)缺陷，從而顯著降低了局部臨界尺寸均勻性 （LCDU）、線邊粗糙度 （LER） 和開(kāi)路缺陷。

邏輯路線圖依賴于持續(xù)的邏輯密度改進(jìn)來(lái)降低面積成本。但2D收縮正在放緩并變得更加困難。可用于繼續(xù)將柵極和電線拉得更近的物理空間越來(lái)越少，而且它們?cè)浇咏?a href="http://m.sdkjxy.cn/v/tag/2364/" target="_blank">電氣挑戰(zhàn)就越嚴(yán)重。幾十年來(lái)，傳統(tǒng)的摩爾定律2D縮放（又名音高縮放或固有縮放）為該行業(yè)提供了非常好的服務(wù)。然而，展望未來(lái)，DTCO將越來(lái)越多地補(bǔ)充音高縮放，DTCO代表設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（見(jiàn)圖7）。DTCO 允許邏輯設(shè)計(jì)人員使用巧妙的 2D 和 3D 設(shè)計(jì)技術(shù)來(lái)增加相同間距下的邏輯密度?；贒TCO的一個(gè)關(guān)鍵變化是帶有背面供電網(wǎng)絡(luò)的埋地電源軌。這種新架構(gòu)將厚電源線從硅晶圓的背面或晶體管下方路由到晶體管單元，允許進(jìn)一步的2D縮放，同時(shí)降低電壓損耗。應(yīng)用材料公司憑借在金屬、隔離電介質(zhì)、蝕刻和 CMP 工藝方面的專業(yè)知識(shí)，幫助實(shí)現(xiàn)此技術(shù)和其他 DTCO 技術(shù)。

圖 7：設(shè)計(jì)技術(shù)協(xié)同優(yōu)化 （DTCO） 預(yù)計(jì)將在未來(lái)節(jié)點(diǎn)中提供越來(lái)越大比例的整體擴(kuò)展優(yōu)勢(shì)。

結(jié)束語(yǔ)

應(yīng)用材料公司的目標(biāo)是成為我們客戶的 PPACt 支持公司，今天的大師班說(shuō)明了材料工程對(duì)未來(lái)邏輯縮放的重要性。幾十年來(lái)，邏輯路線圖是由傳統(tǒng)的摩爾定律2D縮放驅(qū)動(dòng)的。然而，隨著這種方法的好處放緩，業(yè)界正在通過(guò)基于材料工程的技術(shù)組合來(lái)補(bǔ)充它，以實(shí)現(xiàn)擴(kuò)展到3nm節(jié)點(diǎn)甚至更遠(yuǎn)的地方?？蛻粽诓捎?PPACt的新劇本"，這為應(yīng)用材料公司創(chuàng)造了巨大的增長(zhǎng)機(jī)會(huì)。隨著邏輯從5nm過(guò)渡到3nm，應(yīng)用材料公司預(yù)計(jì)其服務(wù)市場(chǎng)將增長(zhǎng)25-30%。

審核編輯 ：李倩