當(dāng)裸片尺寸無法繼續(xù)擴(kuò)大時(shí)，開發(fā)者開始考慮投入對(duì) 3D 堆疊裸片方法的研究?？紤]用于 3D 封裝的高端器件已經(jīng)將當(dāng)前的可測(cè)試性設(shè)計(jì) (DFT) 解決方案推向了極限。

如果設(shè)計(jì)人員已經(jīng)幾乎無法平衡工具運(yùn)行時(shí)間、片上面積需求、向量數(shù)量和測(cè)試時(shí)間，他們?nèi)绾卧?3D 器件上去實(shí)現(xiàn) DFT 呢？

3D IC 測(cè)試簡(jiǎn)介

幾種設(shè)計(jì)趨勢(shì)相結(jié)合，顯著增加了 IC 測(cè)試生成所需的計(jì)算資源。首先是設(shè)計(jì)規(guī)模和復(fù)雜性的增長(zhǎng)。與此同時(shí)，可用于 2D 封裝測(cè)試訪問的 I/O 更少了。

這些因素也導(dǎo)致測(cè)試覆蓋率、良率、功耗和互連測(cè)試要求承受巨大壓力。3D 裸片堆疊和封裝是改進(jìn)系統(tǒng)級(jí)封裝技術(shù)的重要一步。3D 裸片堆疊有多種方法，但它們的共同目標(biāo)是使用尺寸更小且良率高的裸片進(jìn)行垂直堆疊。這種策略緩解了大型 2D 或 2.5D 器件的許多測(cè)試挑戰(zhàn)。

在對(duì) 3D 堆疊中組裝的裸片進(jìn)行晶圓探針測(cè)試時(shí)，建議采用高質(zhì)量的已知良好裸片 (KGD) 測(cè)試。KGD 測(cè)試通常包括除裸片間互連測(cè)試以外的所有封裝測(cè)試。

然后，封裝測(cè)試需要進(jìn)行裸片間 (D2D) 互連測(cè)試并重新運(yùn)行 KGD 測(cè)試，以確保封裝和組裝期間沒有引入任何缺陷。每個(gè)級(jí)別的 3D 測(cè)試都需要進(jìn)行故障診斷，包括完整的封裝級(jí)堆疊層診斷。

在本文中，我們?cè)敿?xì)介紹了一種靈活可擴(kuò)展、易于實(shí)現(xiàn)且全面的 3D IC DFT 解決方案。

圖 1：Tessent 3D DFT 解決方案概述

審核編輯：劉清