隨著集成電路的集成度越來(lái)越高，器件尺寸變得越來(lái)越小，金屬互連設(shè)計(jì)也緊跟這個(gè)趨勢(shì)，布線的密度增加了，更長(zhǎng)的互連線會(huì)導(dǎo)致了更高的電阻。與此同時(shí)，互連體積的減少會(huì)引起電容耦合和串?dāng)_的幾率顯著增加。當(dāng)互連尺寸很小時(shí)，RC 延遲的大小深刻影響著芯片的性能（R代表了互連線電阻，C代表了介質(zhì)層分隔的金屬連線之間的寄生電容）。該延遲即時(shí)間，它應(yīng)該足夠的小且能夠準(zhǔn)確地傳遞信號(hào)。

Liner：襯墊層，有助于金屬粘合；Barrier：阻擋層，阻止金屬擴(kuò)散至介質(zhì)層

有效減小RC延遲的方法之一是用銅互連代替過(guò)去的鋁互連；另一種方法是在互連線之間插入介電常數(shù)更低（Low-k）的材料，有效降低寄生電容和串?dāng)_。本文這里就不詳細(xì)展開(kāi)了，讀者可以參閱《低介電常數(shù)材料的發(fā)展歷程簡(jiǎn)介》

一、銅互連面臨的問(wèn)題

目前銅互連已經(jīng)發(fā)展成為主流工藝，并日益完善。然而銅互連也面臨一些問(wèn)題。隨著線寬（Line Width）的縮小，采用銅作為互連材料的可靠性問(wèn)題日益突出。列舉一個(gè)對(duì)比數(shù)據(jù)：工藝節(jié)點(diǎn)從45nm下降到22nm，RC延遲會(huì)增加7%，下降到10nm，RC延遲會(huì)增加22%，再下降到7nm，RC延遲會(huì)增加48%。

RC延遲增加的一個(gè)重要原因是，隨著線寬的縮小，互連線的電阻率在急劇增加，限制器件的性能并阻礙縮放。在宏觀尺度下，銅的體電阻率往往是影響線電阻率的主要因素，然而隨著線寬減小至銅的平均電子自由程（40nm）以下，表面和晶界的電子散射急劇增強(qiáng)，這種會(huì)導(dǎo)致線電阻率的急劇增加，并最終造成RC延遲升高。例如，當(dāng)線寬從20nm下降到10nm時(shí)，線電阻率從約1.8μΩ/cm增加到約20μΩ/cm。這種在納米尺度上發(fā)生的載流子增強(qiáng)散射現(xiàn)象，被稱為尺寸效應(yīng)（Size Effect）。

線寬的縮小除了導(dǎo)致線電阻率的增加，還伴隨著電流密度和器件工作溫度的升高，所產(chǎn)生的電遷移（EM）或應(yīng)力空洞將嚴(yán)重?fù)p害互連材料的可靠性。如上圖，阻擋層、種子層以及電鍍工藝可能無(wú)法完美的契合，導(dǎo)致金屬淀積時(shí)很容易出現(xiàn)空洞等缺陷。在制作種子層時(shí)，通常會(huì)在溝槽或通孔的頂部產(chǎn)生懸垂，甚至溝槽頂部會(huì)存在開(kāi)口不足的情況。此外，一些添加劑很容易在溝槽的開(kāi)口處附著并堵塞，導(dǎo)致銅淀積不完整，形成空洞等缺陷。

在阻擋層（體電阻率較高）厚度固定的前提下，隨著線寬縮小，溝槽內(nèi)銅的比例會(huì)越來(lái)越低，這樣就進(jìn)一步縮小了銅互連線的截面積。換句話說(shuō)，不斷縮小互連尺寸會(huì)顯著增加阻擋層的體積比，從而加速互連線電阻率的升高。

二、大馬士革鑲嵌工藝

由于銅不能產(chǎn)生揮發(fā)性的氯化物，很難用反應(yīng)性離子刻蝕（RIE）的方法來(lái)制作互連線圖形，因此銅互連多采用大馬士革鑲嵌工藝（下圖）。在鑲嵌工藝中，先在低 k 介質(zhì)層上刻蝕所需溝槽和通孔，然后沉積一層阻擋層，有時(shí)介質(zhì)層也可充當(dāng)阻擋層，再把銅淀積到這些溝槽或通孔中。最后用化學(xué)機(jī)械拋光的方法對(duì)互連線作整體平坦化，去掉多余物質(zhì)。

大馬士革工藝通常有兩種：雙鑲嵌和單鑲嵌。所謂雙鑲嵌工藝是同時(shí)制備通孔及本層的工藝連線，而在單鑲嵌則是兩者被分別制備出來(lái)。由于雙鑲嵌比單鑲嵌工藝少大約30% 的工序，因此最為常用。銅淀積可以用化學(xué)氣相沉積（CVD）、濺射、電鍍等方法。由于濺射工藝的臺(tái)階覆蓋性差，CVD會(huì)有雜質(zhì)在沉積過(guò)程中夾雜在薄膜里，且沉積速度慢，而電鍍的優(yōu)勢(shì)在于設(shè)備成本低、工作溫度低、薄膜均勻、質(zhì)量好，對(duì)通孔及溝槽的填充能力強(qiáng)。因此電鍍技術(shù)是銅淀積技術(shù)的主流。

三、阻擋層的發(fā)展歷程

阻擋層在增強(qiáng)金屬互連的機(jī)械完整性和電氣可靠性方面發(fā)揮著重要作用，可以防止金屬擴(kuò)散并提供與周?chē)橘|(zhì)層之間牢固的附著。比如銅在低溫下會(huì)在硅和二氧化硅中迅速擴(kuò)散，減少器件的少子壽命并造成pn結(jié)漏電流。當(dāng)器件尺寸微縮時(shí)，阻擋層在保護(hù)器件免受金屬毒害方面起到關(guān)鍵作用。

好的阻擋層材料應(yīng)該具有高熔點(diǎn)，因?yàn)閿U(kuò)散性與材料熔點(diǎn)直接相關(guān)。高熔點(diǎn)金屬（Cr、Ti、Nb、Mo、Ta 和 W）作為銅與硅之間的阻擋層被大量研究。從電阻率和使用二次離子質(zhì)譜（SIMS）探測(cè)阻擋銅擴(kuò)散這兩方面，證實(shí)在難熔金屬中 Ta和 W是性能較為優(yōu)良的阻擋材料。

多晶薄膜有晶界的缺陷，并且晶界被認(rèn)為是擴(kuò)散的主要途徑，這限制了它們的應(yīng)用。不過(guò)可以通過(guò)加入氮元素來(lái)填塞晶界，TaN和 WaN被證實(shí)是性能更為優(yōu)秀的阻擋材料，如TaN阻擋層的熱穩(wěn)定性達(dá)到了 650℃。三元非晶材料也是目前研究的熱點(diǎn)，在形成氮化過(guò)程中摻入硅形成三元非晶氮化物，如Ta36Si14N50由于晶界的消除其熱穩(wěn)定性達(dá)到了 900℃。不過(guò)，這些二元和三元擴(kuò)散阻擋層有太高的電阻率（100~1000μΩ/cm），而且穩(wěn)定性也只是在厚度大于 10nm才有效。隨著線寬的縮小，阻擋層的厚度也只會(huì)越來(lái)越小，并且要求有接近于銅的低電阻率，這對(duì)阻擋層材料微結(jié)構(gòu)的質(zhì)量控制以及材料淀積工藝（如臺(tái)階覆蓋能力）提出了更高的要求。

在 14nm 以下的技術(shù)節(jié)點(diǎn)中，基于傳統(tǒng)PVD的Ta/TaN襯墊/阻擋層所能發(fā)揮作用變得愈發(fā)受限，究其主要原因：一是隨著線寬的縮小，體電阻率更高的Ta/TaN層占據(jù)了越來(lái)越高的布線橫截面，導(dǎo)致線電阻率增加；二是為了在14nm及以下技術(shù)節(jié)點(diǎn)中保持銅體積分?jǐn)?shù)約在83%，必須將Ta/TaN襯墊/阻擋層薄化至小于3nm；三是使用PVD工藝難以制作小于3nm厚度下高度整體、連續(xù)和均勻的Ta/TaN層；四是在深槽內(nèi)形成所需的具有連續(xù)、平滑和整合性的銅種子層（約2~3nm）與Ta/TaN阻擋層結(jié)合力很差。為了克服與金屬互連微縮相關(guān)的這些挑戰(zhàn)，研究人員發(fā)現(xiàn)選擇鈷（Co）作為銅的替代品極具吸引力，除了它具有較低的電阻率并在高深寬比孔內(nèi)具有更好的整合覆蓋外，還可以直接在阻擋層上沉積而無(wú)需種子層，并且不會(huì)損傷襯底。相較于銅互連，鈷互連所需的阻擋層會(huì)更薄。這就是鈷互連的故事起源，本文就不過(guò)多展開(kāi)了。

當(dāng)然隨著先進(jìn)工藝的發(fā)展，多種新型阻擋層候選材料及其工藝處在不同研發(fā)和驗(yàn)證階段，其往往具有比傳統(tǒng)材料 TaN/Ta 更小的電阻率和更優(yōu)秀的阻擋性能，但也面臨著材料體系優(yōu)化、制備和工藝兼容性、技術(shù)成熟度等巨大挑戰(zhàn)。新一代阻擋層材料，包括如鉑族金屬基材料（PGM）、二維材料、自組裝單分子層（Self-Assembled Molecular Layers，SAM）和高熵合金（High-Entropy Alloy, HEA）等有望在不遠(yuǎn)的將來(lái)得到技術(shù)應(yīng)用。