在現(xiàn)代高速數(shù)字電路設(shè)計(jì)中，電源完整性和信號(hào)完整性是確保電路性能的關(guān)鍵因素。為了準(zhǔn)確評(píng)估這些參數(shù)，設(shè)計(jì)師們引入了Power-Aware IBIS模型。本文將介紹Power-Aware IBIS模型的概念、內(nèi)容組成及其在實(shí)際仿真中的應(yīng)用案例。

Power-Aware IBIS模型概述

Power-Aware IBIS模型是一種擴(kuò)展的標(biāo)準(zhǔn)IBIS模型，通過(guò)考慮電源噪聲對(duì)信號(hào)傳輸?shù)挠绊?，顯著提升了仿真精度。傳統(tǒng)的IBIS模型主要用于模擬信號(hào)的電壓波形和時(shí)間特性，但它忽略了電源噪聲的影響。而Power-Aware IBIS模型則通過(guò)引入電源分配網(wǎng)絡(luò)的特性和電源噪聲，能夠更準(zhǔn)確地模擬真實(shí)世界中的信號(hào)傳輸情況。

Power-Aware IBIS模型的組成

Power-Aware IBIS模型包含多個(gè)關(guān)鍵部分，每個(gè)部分都承擔(dān)著重要的功能。

IV表（電流-電壓表）

IV表用于描述緩沖器在不同狀態(tài)下的電流特性。具體包括以下四種：

IV for PU：緩沖器輸出邏輯高電平（邏輯1）時(shí)的電流特性。這個(gè)參數(shù)對(duì)于理解在高電平時(shí)緩沖器的電源需求非常重要。

IV for PD：緩沖器輸出邏輯低電平（邏輯0）時(shí)的電流特性。它幫助設(shè)計(jì)師了解在低電平時(shí)的電流消耗情況。

IV for GC：表示以GND為基準(zhǔn)的ESD保護(hù)二極管的電流-電壓特性，描述了地鉗位二極管的行為。

IV for PC：表示以VDD為基準(zhǔn)的ESD保護(hù)二極管的電流-電壓特性，描述了電源鉗位二極管的行為。

Rising/Falling Waveform

以及Composite Current

Composite Current描述了緩沖器在電源端（如VCCO或GND）的電流變化，包括上升沿和下降沿的電流波形。這些電流波形與信號(hào)的電壓波形（V-T）同步，用于模擬電源噪聲。通過(guò)對(duì)這些電流波形的精確建模，可以有效捕捉電源噪聲對(duì)信號(hào)傳輸?shù)挠绊憽?/p>

SIDesigner具體案例分析

運(yùn)用Power-Aware IBIS模型進(jìn)行仿真

要進(jìn)行Power-Aware IBIS仿真，首先需要從芯片供應(yīng)商處獲取支持Power-Aware功能的IBIS文件。這些文件通常包含上述關(guān)鍵字和表格。

接下來(lái)，需要配置仿真工具以支持Power-Aware IBIS模型的導(dǎo)入與仿真。我們使用巨霖科技的SIDesigner來(lái)演示使用過(guò)程，以下是一個(gè)具體的DDR4仿真案例。

在巨霖SIDesigner中進(jìn)行Power-Aware IBIS模型的導(dǎo)入與仿真包括以下幾個(gè)步驟：

1、導(dǎo)入IBIS文件：將獲取到的IBIS文件導(dǎo)入仿真工具中，本例中直接導(dǎo)入到DDR controller和 DDR memory組件中，完成批量信號(hào)仿真設(shè)置。

2、配置網(wǎng)絡(luò)連接：根據(jù)實(shí)際連接關(guān)系，定義電源網(wǎng)絡(luò)和信號(hào)網(wǎng)絡(luò)的各個(gè)節(jié)點(diǎn)及其連接關(guān)系，確保網(wǎng)絡(luò)連接的準(zhǔn)確性。

3、設(shè)置仿真參數(shù)：根據(jù)設(shè)計(jì)需求設(shè)置仿真時(shí)間和步長(zhǎng)等參數(shù)，以確保仿真結(jié)果的準(zhǔn)確性和可靠性。

以下是分別使用理想電壓源和非理想電壓源的仿真工程及其仿真結(jié)果：

(1)理想電壓源

在初始仿真中，我們按照傳統(tǒng)方法設(shè)置了信號(hào)網(wǎng)絡(luò)和電源網(wǎng)絡(luò)，但未考慮電源噪聲的影響。此時(shí)，仿真結(jié)果（圖中僅展示DQ0-DQ3）表現(xiàn)比較理想。

(2)非理想電壓源

在初始仿真中，我們按照傳統(tǒng)方法設(shè)置了信號(hào)網(wǎng)絡(luò)和電源網(wǎng)絡(luò)，但未考慮電源噪聲的影響。此時(shí)，仿真結(jié)果（圖中僅展示DQ0-DQ3）顯示電源噪聲增大，信號(hào)完整性變差，具體表現(xiàn)為過(guò)沖、下沖和抖動(dòng)增加。

以上可以看出，通過(guò)引入了Power-Aware IBIS模型，可以更加真實(shí)評(píng)估DDR實(shí)際運(yùn)行過(guò)程中電源完整性對(duì)信號(hào)完整性的影響，并且可以通過(guò)分析仿真結(jié)果，對(duì)電源網(wǎng)絡(luò)和信號(hào)網(wǎng)絡(luò)進(jìn)行相應(yīng)的優(yōu)化調(diào)整。例如，增加去耦電容的數(shù)量、調(diào)整電源分配網(wǎng)絡(luò)的結(jié)構(gòu)、優(yōu)化信號(hào)路徑等，然后再次運(yùn)行仿真驗(yàn)證優(yōu)化效果直至滿足設(shè)計(jì)要求。

總結(jié)

Power-Aware IBIS模型作為一種新型的行為級(jí)仿真模型，在電源完整性和信號(hào)完整性分析方面具有顯著優(yōu)勢(shì)。它不僅能夠更準(zhǔn)確地模擬電源噪聲對(duì)信號(hào)的影響，還能有效減少仿真時(shí)間和資源消耗。在實(shí)際的數(shù)字電路設(shè)計(jì)過(guò)程中，合理運(yùn)用Power-Aware IBIS模型能夠大大提高設(shè)計(jì)效率和產(chǎn)品質(zhì)量。

歡迎從官網(wǎng)申請(qǐng)?jiān)囉梦覀兊能浖?，過(guò)程中的任何疑問(wèn)可聯(lián)系support技術(shù)人員，期待與您的交流！