在進(jìn)行高速PCB設(shè)計(jì)的過(guò)程中，常常會(huì)遇到一個(gè)挑戰(zhàn)，那就是高速信號(hào)的時(shí)序匹配問(wèn)題。為了確保信號(hào)的同步到達(dá)，設(shè)計(jì)者需要對(duì)特定的高速信號(hào)組進(jìn)行等長(zhǎng)設(shè)計(jì)。手動(dòng)進(jìn)行這樣的操作可能會(huì)非常繁瑣且容易出錯(cuò)。凡億skill工具中包含了一個(gè)非常實(shí)用的功能，即“布線-創(chuàng)建match_group”。通過(guò)這個(gè)功能，設(shè)計(jì)者可以輕松地根據(jù)已經(jīng)創(chuàng)建好的“net group”或者“bus”來(lái)快速生成器件到器件之間的等長(zhǎng)組。這樣一來(lái)，不僅提高了設(shè)計(jì)效率，還減少了因手動(dòng)操作導(dǎo)致的錯(cuò)誤，確保了高速信號(hào)傳輸?shù)木_性和可靠性。

自動(dòng)創(chuàng)建match_group的情況分為兩種，一種為信號(hào)創(chuàng)建為“net group”之后再去自動(dòng)創(chuàng)建match_group；另一種為信號(hào)創(chuàng)建“bus”之后自動(dòng)創(chuàng)建match_group。17.4及更高版本推薦使用前者。

1、net group后創(chuàng)建match group

1）以創(chuàng)建DDR數(shù)據(jù)線D0-D7一組為例，點(diǎn)擊Allegro Constraint Manager中的“Physical”選項(xiàng)欄中的“All Layers”選項(xiàng)展開(kāi)所有網(wǎng)絡(luò)如下圖1-1所示。并在所有網(wǎng)絡(luò)中將數(shù)據(jù)線D0-D7的所有網(wǎng)絡(luò)選中，鼠標(biāo)右擊選擇“Greate”分欄中的“Net Group”選項(xiàng)如下圖1-2所示，在彈出的“Greate NetGroup”對(duì)話框內(nèi)設(shè)置對(duì)應(yīng)組名稱“DDR_D0-D7”,設(shè)置完成之后點(diǎn)擊”O(jiān)K”選項(xiàng)如下圖1-3所示。那么數(shù)據(jù)線D0-D7Net Group組創(chuàng)建完成。

2）創(chuàng)建Net Group完成之后回到pcb設(shè)計(jì)界面執(zhí)行菜單命令“FanySkill-布線-創(chuàng)建Match Group”選項(xiàng)如下圖1-4所示激活功能命令，或者在“Command”框內(nèi)輸入快捷鍵命令“ACC”如下圖1-5所示也可激活命令。

3）命令激活之后在彈出的“自動(dòng)創(chuàng)建Match Group對(duì)話框內(nèi)，選擇需要?jiǎng)?chuàng)建等長(zhǎng)的Net Group組；繼而在“From”、“To”中點(diǎn)擊選擇高速信號(hào)從哪個(gè)器件到哪個(gè)器件等長(zhǎng)如下圖1-6所示。在“Match Group Name”中設(shè)置對(duì)應(yīng)等長(zhǎng)組名稱；“誤差”中設(shè)置等長(zhǎng)組誤差如下圖1-7所示。設(shè)置完成之后點(diǎn)擊“Greate”選項(xiàng)即可。

4）Match Group組創(chuàng)建完成之后回到Allegro Constraint Manager中可以檢查下是否創(chuàng)建成功，如下圖1-8所示可以看到已經(jīng)創(chuàng)建完成。

2、bus后創(chuàng)建match group

1）執(zhí)行菜單命令“Edit-Properties”如下圖1-9所示，命令激活后“Find”面板只勾選“Net”如下圖1-10所示。然后鼠標(biāo)右擊選擇“Temp Group”選項(xiàng)如下圖1-11所示，將需要?jiǎng)?chuàng)建為BUS的網(wǎng)絡(luò)進(jìn)行選中如下圖1-12所示。

2）網(wǎng)絡(luò)選中完成之后右擊選擇“Complete”選項(xiàng)完成即可如下圖1-13所示，完成命令結(jié)束之后立刻彈出“Edit Property”對(duì)話框如下圖1-14所示。在其對(duì)話框內(nèi)選擇“Bus_Name”選項(xiàng)，右側(cè)“Value”設(shè)置名稱為“BUS1”即可，然后依次點(diǎn)擊“Apply”、“OK”選項(xiàng)如下圖1-15所示。

3）BUS設(shè)置完成之后可以去Allegro Constraint Manager中查看是否創(chuàng)建成功，如下圖1-16所示BUS創(chuàng)建完成。

4）BUS創(chuàng)建完成之后在pcb設(shè)計(jì)界面執(zhí)行菜單命令“FanySkill-布線-創(chuàng)建Match Group”選項(xiàng)如下圖1-17所示激活功能命令；命令激活之后在彈出的“自動(dòng)創(chuàng)建Match Group對(duì)話框內(nèi)，選擇需要?jiǎng)?chuàng)建等長(zhǎng)的BUS組；繼而在“From”、“To”中點(diǎn)擊選擇高速信號(hào)從哪個(gè)器件到哪個(gè)器件等長(zhǎng)如下圖1-18所示。在“Match Group Name”中設(shè)置對(duì)應(yīng)等長(zhǎng)組名稱；“誤差”中設(shè)置等長(zhǎng)組誤差如下圖1-19所示。設(shè)置完成之后點(diǎn)擊“Greate”選項(xiàng)即可。

5）Match Group組創(chuàng)建完成之后回到Allegro Constraint Manager中可以檢查下是否創(chuàng)建成功，如下圖1-20所示可以看到已經(jīng)創(chuàng)建完成。