8月21日-8月24日，2025年第九屆全國大學(xué)生集成電路創(chuàng)新創(chuàng)業(yè)大賽全國總決賽&頒獎典禮在上海臨港新片區(qū)順利舉行。第九屆全國大學(xué)生集成電路創(chuàng)新創(chuàng)業(yè)大賽于2025年1月啟動，共分為4大賽道，11個技術(shù)方向，25個杯賽，覆蓋集成電路全產(chǎn)業(yè)鏈，報名隊伍超過7400支，參賽師生逾20000人，參與高校500余家。紫光通常作為芯片應(yīng)用賽道——FPGA應(yīng)用開發(fā)，且連續(xù)多屆作為集創(chuàng)賽最熱門賽道之一，再次斬獲佳績，碩果豐收！

經(jīng)過多輪激烈角逐，共有39支隊伍從全國7400支隊伍中脫穎而出，進(jìn)入全國總決賽，并收獲最終佳績！作為紫光同創(chuàng)生態(tài)合作伙伴，小眼睛科技助力紫光同創(chuàng)高校生態(tài)建設(shè)，為2025集創(chuàng)賽紫光同創(chuàng)杯賽提供全程技術(shù)支持，從“芯”出發(fā)，竭誠為賽事護(hù)航，助力參賽隊伍問鼎最高榮譽(yù)！

2025集創(chuàng)賽紫光同創(chuàng)杯賽共設(shè)置三大賽題方向，全面比拼紫光同創(chuàng)FPGA的前沿應(yīng)用與核心創(chuàng)新能力，包括基于紫光同創(chuàng)FPGA的機(jī)器人、基于紫光同創(chuàng)FPGA的遠(yuǎn)程實(shí)驗(yàn)室、基于紫光同創(chuàng)FPGA的IP Core 開發(fā)，三大賽題既考驗(yàn)工程落地，又挑戰(zhàn)創(chuàng)新邊界，為參賽選手提供從“創(chuàng)意”到“產(chǎn)品”的一站式競技舞臺，持續(xù)推動國產(chǎn)FPGA生態(tài)繁榮。

經(jīng)過激烈角逐，2025集創(chuàng)賽全國總決賽紫光同創(chuàng)杯賽共決出國家級獎項：一等獎隊伍8支（包含企業(yè)大獎）、二等獎隊伍12支、三等獎隊伍19支。獲獎隊伍信息如下，再次恭喜以下獲獎隊伍，祝愿同學(xué)們在未來的學(xué)習(xí)和工作中再創(chuàng)一個又一個佳績。讓我們一起從“芯”出發(fā)，攜手向未來！

2025集創(chuàng)賽紫光同創(chuàng)杯賽獲獎名單

2025集創(chuàng)賽總決賽現(xiàn)場花絮

紫光同創(chuàng)杯企業(yè)大獎

團(tuán)隊名稱：S3-110

參賽單位：北京郵電大學(xué)

指導(dǎo)老師：陳文成，北京郵電大學(xué)信息與通信工程學(xué)院

隊長：廖澤宇，本科生，北京郵電大學(xué)信息與通信工程學(xué)院

隊員1：游子越，本科生，北京郵電大學(xué)電子工程學(xué)院

隊員2：楊暉，本科生，北京郵電大學(xué)電子工程學(xué)院

作品簡介

本項目基于紫光同創(chuàng)FPGA實(shí)現(xiàn)了一套針對高速串行通信鏈路的評估與優(yōu)化系統(tǒng) 。對于使用高速串行通信的系統(tǒng)而言，最核心的指標(biāo)就是信號傳輸?shù)馁|(zhì)量與鏈路的穩(wěn)定性 。

信號質(zhì)量越高，數(shù)據(jù)傳輸?shù)恼`碼率就越低，整個系統(tǒng)就越可靠 。傳統(tǒng)的信號質(zhì)量分析通常依賴于昂貴的外部儀器，或使用芯片廠商提供的專用工具，但后者往往資源消耗巨大且不夠直觀便捷。

本項目的價值在于提供了一套資源占用極低、掃描速度極快、自主可控的嵌入式測量方案，并支持通過算法對鏈路質(zhì)量進(jìn)行自動優(yōu)化。比起傳統(tǒng)方案具有效率、成本上的巨大優(yōu)勢，能極大加速硬件的調(diào)試與優(yōu)化進(jìn)程。

技術(shù)簡介

硬件方面：本項目在FPGA內(nèi)部署了自研的測試IP核，無需依賴廠商的封閉工具 。此IP核利用串行收發(fā)器（SerDes）內(nèi)置的偽隨機(jī)碼（PRBS）生成與檢測功能進(jìn)行誤碼率統(tǒng)計 。通過一種創(chuàng)新的等效測量方法，在不依賴特定硬件采樣器的情況下，實(shí)現(xiàn)了對信號垂直與水平兩個維度的精確掃描評估 。此外，項目還設(shè)計了專門的硬件加速模塊，將完整的眼圖掃描過程縮短至1.88秒，相比業(yè)界成熟方案（如Xilinx IBERT）速度提升近30倍 。

SFP-SMA 自制PCB設(shè)計圖

Jscan演示套件實(shí)物圖

演示套件3D設(shè)計圖

軟硬交互方面：系統(tǒng)通過通用的串口（UART）作為上位機(jī)與FPGA的通信接口 。FPGA內(nèi)部設(shè)計了“串口-APB總線”橋接模塊，上位機(jī)通過發(fā)送簡單的指令，即可實(shí)現(xiàn)對FPGA內(nèi)部所有相關(guān)配置和狀態(tài)寄存器的讀寫，從而控制整個測試流程 。通過這種設(shè)計，降低了對SerDes鏈路配置的門檻，使其更加便捷，便于工程師快速測試不同參數(shù)下的鏈路表現(xiàn)并進(jìn)行優(yōu)化。

軟件方面：本項目開發(fā)了一套基于Web技術(shù)的跨平臺上位機(jī)用戶界面（UI） 。用戶可以在任何帶有瀏覽器的設(shè)備上，通過網(wǎng)頁實(shí)時控制測試過程、動態(tài)配置鏈路參數(shù)（如去加重、信號擺幅等） ，并即時獲取眼圖、浴缸曲線等可視化分析結(jié)果 。軟件還支持掃描數(shù)據(jù)的保存與離線加載分析、支持對加重參數(shù)進(jìn)行掃描與可視化分析，輔助用戶快速找到最優(yōu)配置，極大地增強(qiáng)了系統(tǒng)的靈活性與易用性 。

UI-浴缸圖掃描圖

UI-誤碼率眼圖

UI-去加重參數(shù)掃描