Jacinto? DRA821x 處理器基于 Armv8 64 位架構(gòu)，針對具有云連接的網(wǎng)關(guān)系統(tǒng)進(jìn)行了優(yōu)化。片上系統(tǒng) （SoC） 設(shè)計通過集成降低了系統(tǒng)級成本和復(fù)雜性，特別是系統(tǒng) MCU、功能安全和安保功能以及用于高速通信的以太網(wǎng)交換機。集成診斷和功能安全功能針對 ASIL-D 和 SIL 3 認(rèn)證要求。PCIe 控制器和支持 TSN 的千兆以太網(wǎng)交換機可實現(xiàn)實時控制和低延遲通信。
*附件：dra821u.pdf

多達(dá)四個通用 Arm? Cortex-R5F? 子系統(tǒng)可以處理低級、時序關(guān)鍵型處理任務(wù)，并使 Arm? Cortex-A72? 內(nèi)核不受高級和基于云的應(yīng)用的阻礙。

Jacinto DRA821x 處理器還包括擴(kuò)展 MCU （eMCU） 域的概念。該域是主域上針對更高功能安全支持的處理器和外設(shè)的子集，例如 ASIL-D/SIL-3。功能框圖突出顯示了 eMCU 中包含的 IP。

特性

處理器內(nèi)核：

• 雙 64 位 Arm Cortex-A72 微處理器子系統(tǒng)，頻率高達(dá) 2.0 GHz，24K DMIPS

  • 每個雙核 Cortex-A72 集群 1MB 的 L2 共享緩存
  • 每個 A72 內(nèi)核 32KB L1 DCache 和 48KB L1 ICache

• 4× 個 Arm Cortex-R5F MCU，頻率高達(dá) 1.0 GHz，可選鎖步作，8K DMIPS

  • 32K I-Cache、32K D-Cache、64K L2 TCM
  • 2×隔離式MCU子系統(tǒng)中的Arm Cortex-R5F MCU
  • 2× 通用計算分區(qū)中的 Arm Cortex-R5F MCU

  內(nèi)存子系統(tǒng)：

• 1MB 片上 L3 RAM，具有 ECC 和一致性

  • ECC 錯誤保護(hù)
  • 共享相干緩存
  • 支持內(nèi)部 DMA 引擎

• 帶 ECC 的外部存儲器接口 （EMIF） 模塊

  • 支持符合 JESD209-4B 規(guī)范的 LPDDR4 內(nèi)存類型。（不支持字節(jié)模式 LPDDR4 存儲器，或超過 17 行地址位的存儲器）
  • 支持高達(dá) 3200 MT/s 的速度
  • 32 位和 16 位數(shù)據(jù)總線，具有高達(dá) 12.8GB/s 的內(nèi)聯(lián) ECC 總線

• 通用內(nèi)存控制器 （GPMC）

• 主域中的 512KB 片上 SRAM，受 ECC 保護(hù)虛擬化：

• Arm Cortex-A72 中的虛擬機管理程序支持

• 獨立處理子系統(tǒng)，配備 Arm Cortex-A72、Arm Cortex-R5F 和隔離式安全 MCU 島

• IO 虛擬化支持

  • 用于低延遲高帶寬外圍流量的外設(shè)虛擬化單元 （PVU）

• 多區(qū)域防火墻支持內(nèi)存和外圍設(shè)備隔離

• 通過以太網(wǎng)、PCIe 和 DMA 提供虛擬化支持

• 設(shè)備安全性（在特定部件號上）：

• 具有安全運行時支持的安全啟動

• 客戶可編程根密鑰，最高可達(dá) RSA-4K 或 ECC-512

• 嵌入式硬件安全模塊

• 加密硬件加速器 – 具有 ECC、AES、SHA、RNG、DES 和 3DES 的 PKA功能安全：

• 符合功能安全標(biāo)準(zhǔn)（在特定部件號上）

  • 專為功能安全應(yīng)用而開發(fā)
  • 將提供文檔，以幫助 ISO 26262 和 IEC 61508 功能安全系統(tǒng)設(shè)計，最高可達(dá) ASIL-D/SIL-3 目標(biāo)
  • 系統(tǒng)能力高達(dá) ASIL-D/SIL-3 靶向
  • 硬件完整性高達(dá) ASIL-D/SIL-3，適用于 MCU 域
  • 硬件完整性高達(dá) ASIL-D/SIL-3，適用于主域的擴(kuò)展 MCU （EMCU） 部分
  • 硬件完整性高達(dá) ASIL-B/SIL-2，適用于主域的其余部分
  • 在 EMCU 和主域的其余部分之間提供 FFI 隔離
  • 安全相關(guān)認(rèn)證
    • 計劃通過 ISO 26262 和 IEC 61508

• AEC-Q100 符合 Q1 結(jié)尾的部件號變體

• 高速接口：

  • 集成以太網(wǎng) TSN/AVB 交換機，支持多達(dá) 4 （DRA821U4） 或 2 （DRA821U2） 個外部端口：
    • 一個端口支持 5Gb、10Gb USXGMII/XFI
    • 所有端口均支持 2.5Gb SGMII
    • 所有端口均支持 1Gb SGMII/RGMII
    • DRA821U4：任何單個端口都可以支持 QSGMII（使用所有 4 個內(nèi)部端口）
    • 無阻塞線速存儲和正向開關(guān)
    • InterVLAN（第 3 層）路由支持
    • IEEE 1588（附錄 D、E、F）的時間同步支持
    • TSN/AVB 支持流量調(diào)度、整形
    • 用于調(diào)試和診斷的端口鏡像功能
    • 策略和速率限制支持
  • 安全 MCU 島中的一個 RGMII/RMII 端口

• 一個 PCI-Express Gen3 控制器

  • 具有自動協(xié)商功能的 Gen1、Gen2 和 Gen3作
  • 4× 車道

• 一個 USB 3.1 Gen1 雙角色設(shè)備子系統(tǒng)

  • 支持Type-C切換
  • 可獨立配置為 USB 主機、USB 外設(shè)或 USB 雙角色設(shè)備

  汽車接口：

• 20 個 CAN-FD 端口

• 12× 通用異步接收器/發(fā)射器 （UART）

• 11×串行外設(shè)接口（SPI）

• 一個 8 通道 ADC

• 10× 互集成電路 （ I2C?）

• 2× 改進(jìn)的集成電路（I3C）音頻接口：

• 3× 多通道音頻串行端口 （McASP） 模塊閃存接口：

• 嵌入式多媒體卡 （eMMC? 5.1） 接口

  • 支持高達(dá) HS400 的速度

• 一個安全數(shù)字 3.0/安全數(shù)字輸入輸出 3.0 （SD3.0/SDIO3.0） 接口

• 一個八進(jìn)制 SPI / Xccela? / HyperBus? 內(nèi)存控制器 （HBMC） 接口

• 16納米FinFET技術(shù)

• 17.2 mm x 17.2 mm，0.8 mm 間距，IPC 3 類 PCB

參數(shù)

方框圖

概述

DRA821U-Q1和DRA821U是德州儀器(TI)Jacinto?系列處理器，基于Armv8 64位架構(gòu)優(yōu)化設(shè)計，主要用于具有云連接的網(wǎng)關(guān)系統(tǒng)。該SoC通過集成系統(tǒng)MCU、功能安全特性、安全功能和高速通信的以太網(wǎng)交換機，降低了系統(tǒng)級成本和復(fù)雜性。

主要特性

處理器核心

• ?雙核64位Arm Cortex-A72?：最高2.0GHz，24K DMIPS
  • 每雙核集群1MB共享L2緩存
  • 每核心32KB L1 DCache和48KB L1 ICache
• ?4×Arm Cortex-R5F MCU?：最高1.0GHz，支持可選鎖步操作，8K DMIPS
  • 32K I-Cache，32K D-Cache，64K L2 TCM
  • 2×R5F在隔離MCU子系統(tǒng)，2×R5F在通用計算分區(qū)

內(nèi)存子系統(tǒng)

• 1MB片上L3 RAM，帶ECC和一致性
• LPDDR4內(nèi)存接口，支持JESD209-4B規(guī)范，最高3200 MT/s
• 512KB片上SRAM(MAIN域)，帶ECC保護(hù)

安全與功能安全

• 支持虛擬化(hypervisor)
• 安全啟動和運行時支持
• 硬件加密加速器(PKA、AES、SHA等)
• 功能安全合規(guī)(ISO 26262和IEC 61508)，目標(biāo)ASIL-D/SIL-3認(rèn)證

高速接口

• 集成以太網(wǎng)TSN/AVB交換機，支持4或2個外部端口
  • 支持5Gb/10Gb USXGMII/XFI，2.5Gb SGMII，1Gb SGMII/RGMII
• PCIe Gen3控制器(4通道)
• USB 3.1 Gen1雙角色設(shè)備

其他接口

• 20個CAN-FD端口
• 12×UART，11×SPI，10×I2C，2×I3C
• 3×McASP音頻接口
• eMMC 5.1和SD 3.0/SDIO 3.0接口

應(yīng)用領(lǐng)域

• 汽車網(wǎng)關(guān)
• 車身控制模塊
• 遠(yuǎn)程信息處理控制單元
• V2X/V2V通信
• 工業(yè)自動化網(wǎng)關(guān)
• 通信設(shè)備

封裝信息

• 17.2mm × 17.2mm，0.8mm間距
• 433球FCBGA封裝
• 16nm FinFET工藝

開發(fā)支持

• 配套軟件開發(fā)套件(Processor SDK)
• 評估模塊(J700XSOMXEVM)
• 應(yīng)用筆記和白皮書支持

該文檔詳細(xì)描述了處理器的引腳配置、電氣特性、時序要求以及設(shè)計指南，為系統(tǒng)設(shè)計人員提供了全面的技術(shù)參考。