在TSN、車載網(wǎng)絡(luò)與工業(yè)自動(dòng)化等場(chǎng)景中，時(shí)間同步精度直接決定分布式系統(tǒng)的性能邊界—— 哪怕微秒級(jí)偏差，都可能導(dǎo)致傳感器與執(zhí)行器協(xié)同失效。

為了幫大家完整掌握IEEE 802.1AS（時(shí)間敏感網(wǎng)絡(luò)定時(shí)和同步協(xié)議，以下簡(jiǎn)稱AS）同步邏輯，虹科AS三部曲已來(lái)到終章，先快速銜接前兩篇核心：

第一篇《如何理解TSN同步概念中的時(shí)鐘角色？》拆解了同步體系里各類時(shí)鐘的定位與協(xié)作關(guān)系，理清「誰(shuí)主導(dǎo)、誰(shuí)跟隨」的基礎(chǔ)邏輯；

第二篇《TSN同步運(yùn)行機(jī)制：多級(jí)設(shè)備同步如何避免誤差累積？》聚焦多級(jí)同步鏈路，講透同步過(guò)程中誤差「不疊加」的關(guān)鍵設(shè)計(jì)；

而這最后一篇，我們將直擊「高精度」的核心：為什么AS能突破傳統(tǒng)IEEE 1588（PTP）的精度瓶頸？硬件集成與鏈路層優(yōu)化如何從根源減少誤差？更有真實(shí)設(shè)備實(shí)測(cè)案例，帶你看同步精度如何穩(wěn)定在20ns內(nèi)，以及如何規(guī)避補(bǔ)償異常時(shí)的精度問(wèn)題。想掌握AS同步的底層技術(shù)邏輯，這篇就是關(guān)鍵！

背景概述

時(shí)間同步精度是TSN、工業(yè)自動(dòng)化等關(guān)鍵領(lǐng)域的生命線，它衡量著分布式系統(tǒng)內(nèi)各節(jié)點(diǎn)時(shí)鐘的協(xié)同程度，其微秒乃至皮秒級(jí)的偏差直接決定了系統(tǒng)性能的邊界。例如分布式系統(tǒng)對(duì)傳感器與執(zhí)行器的時(shí)間協(xié)調(diào)有極高要求，微秒級(jí)的偏差足以導(dǎo)致操作失敗。

解決這一問(wèn)題的根本方法，是為所有組件建立一個(gè)統(tǒng)一的時(shí)間共識(shí)，即讓每個(gè)局部時(shí)鐘都與全局時(shí)鐘源保持同步。盡管IEEE 1588精確時(shí)間協(xié)議（PTP）能利用傳統(tǒng)以太網(wǎng)實(shí)現(xiàn)亞微秒級(jí)同步，并因此備受青睞，但其精度性能在延遲不同的大型級(jí)聯(lián)網(wǎng)絡(luò)中會(huì)急劇下降。

因此AS正開(kāi)始逐步被各行業(yè)青睞，因?yàn)槠淠芴峁└吆透煽康耐骄龋?span style="color:rgb(13,39,77);">根本原因在于通過(guò)簡(jiǎn)化協(xié)議、強(qiáng)制硬件時(shí)間戳、采用對(duì)等延遲機(jī)制并與TSN網(wǎng)絡(luò)深度協(xié)同，IEEE 802.1AS在封閉網(wǎng)絡(luò)中實(shí)現(xiàn)了較通用IEEE 1588更卓越的同步精度與可靠性。

02.

AS精度優(yōu)勢(shì)

AS精度更高的核心原因：

2.1 協(xié)議簡(jiǎn)化

AS通過(guò)「減法」取代繁瑣來(lái)提高確定性。基礎(chǔ)IEEE 1588為兼顧廣泛適用性，內(nèi)置了大量可選功能和復(fù)雜機(jī)制，這引入了不確定性。AS則反其道而行，通過(guò)做「減法」── 例如簡(jiǎn)化最佳主時(shí)鐘算法并固化鏈路延遲測(cè)量機(jī)制 ── 有效消除了這些不確定性源。

2.2 硬件集成

精度提升的最關(guān)鍵因素，是AS強(qiáng)制與網(wǎng)絡(luò)硬件PHY層深度集成。此舉從根本上規(guī)避了軟件棧帶來(lái)的可變延遲，為全網(wǎng)建立了統(tǒng)一的硬件級(jí)共同時(shí)基。

2.2.1 精準(zhǔn)時(shí)間戳點(diǎn)

IEEE 1588：可以在應(yīng)用層、操作系統(tǒng)或MAC層打時(shí)間戳，最佳實(shí)踐是在MAC層。

AS：強(qiáng)制要求在PHY層或盡可能靠近線纜的地方打時(shí)間戳。這消除了協(xié)議棧、驅(qū)動(dòng)程序和交換機(jī)內(nèi)部緩存的可變延遲，從源頭上保證了時(shí)間戳的準(zhǔn)確性。

2.2.2 鏈路延遲測(cè)量

IEEE 1588：默認(rèn)使用端到端延遲機(jī)制，延遲請(qǐng)求和響應(yīng)需要穿過(guò)整個(gè)網(wǎng)絡(luò)路徑，路徑上的任何擁塞都會(huì)影響測(cè)量精度。

AS：強(qiáng)制使用對(duì)等延遲機(jī)制。每個(gè)Slave設(shè)備只與其直連的上一跳設(shè)備（通常是交換機(jī)）測(cè)量鏈路延遲。這種方式將延遲測(cè)量局部化，不受整個(gè)網(wǎng)絡(luò)流量的影響，結(jié)果更精確、更穩(wěn)定。

接下來(lái)，我們將重點(diǎn)分析硬件集成與鏈路層優(yōu)化，深入剖析高精度時(shí)間同步的實(shí)現(xiàn)原理，并通過(guò)實(shí)驗(yàn)直觀展示不同實(shí)現(xiàn)方案所帶來(lái)的精度差異。

03.

延遲機(jī)制

IEEE 1588（PTP）定義了一個(gè)主從系統(tǒng)架構(gòu)。在IEEE 1588網(wǎng)絡(luò)中，僅存在一個(gè)處于活動(dòng)狀態(tài)的主節(jié)點(diǎn)和多個(gè)從節(jié)點(diǎn)。如前兩篇文章所述，主節(jié)點(diǎn)與從節(jié)點(diǎn)之間會(huì)定期交換帶有時(shí)間戳的消息，用于檢測(cè)并校正從節(jié)點(diǎn)相對(duì)于主節(jié)點(diǎn)的偏移量和漂移值，同時(shí)測(cè)量?jī)烧唛g的網(wǎng)絡(luò)延遲以進(jìn)行同步調(diào)整。

為測(cè)量主從間的延遲，系統(tǒng)定義了兩種機(jī)制：點(diǎn)對(duì)點(diǎn)（P2P）和端到端（E2E）?，F(xiàn)在的IEEE802.1AS采用P2P模式。那么，它為何會(huì)被AS青睞，又有哪些優(yōu)點(diǎn)值得比較？

顧名思義，P2P僅測(cè)量與相鄰節(jié)點(diǎn)的延遲，而E2E則直接測(cè)量從節(jié)點(diǎn)到主節(jié)點(diǎn)的延遲。為深入理解，我們首先探討這兩種機(jī)制在簡(jiǎn)單配置（從節(jié)點(diǎn)直接連接到主節(jié)點(diǎn)，中間無(wú)需任何線纜）下的報(bào)文處理與計(jì)算流程。

3.1 報(bào)文處理與計(jì)算流程

首先，主設(shè)備會(huì)向從設(shè)備發(fā)送「宣告消息」與「同步消息」。在發(fā)出同步消息的瞬間，主設(shè)備記錄時(shí)間戳T1。

根據(jù)其實(shí)現(xiàn)方式，T1可實(shí)時(shí)嵌入同步消息（一步模式），或通過(guò)后續(xù)消息單獨(dú)發(fā)送（兩步模式）。從設(shè)備在接收到同步消息時(shí)記錄時(shí)間戳T2。

基于T1與T2，從設(shè)備可初步估算時(shí)鐘偏移，但由于主從設(shè)備間的傳播延遲尚未確定，此時(shí)獲得的偏移量仍包含未補(bǔ)償?shù)墓潭ㄑ舆t。

在延遲計(jì)算的具體實(shí)現(xiàn)上，兩種機(jī)制的主要區(qū)別如下：

端到端（E2E）機(jī)制

從設(shè)備會(huì)向主設(shè)備發(fā)送延遲請(qǐng)求（Delay Req）消息并記錄發(fā)送時(shí)間戳T3。主設(shè)備在接收該請(qǐng)求后記錄時(shí)間戳T4，并通過(guò)延遲響應(yīng)（Delay Resp）消息將T4發(fā)送給從設(shè)備。

此時(shí)從設(shè)備已掌握四個(gè)時(shí)間戳（T1-T4），可依據(jù)下述計(jì)算方法確定延遲值。

點(diǎn)對(duì)點(diǎn)（P2P）機(jī)制

在P2P網(wǎng)絡(luò)中，情況略有不同。

從節(jié)點(diǎn)會(huì)向其鄰居（即主節(jié)點(diǎn)）發(fā)送一個(gè)稱為P延遲請(qǐng)求（PDelay Req）的消息，并記錄發(fā)送時(shí)間戳T3。相鄰節(jié)點(diǎn)在收到PDelay Req消息時(shí)會(huì)獲取時(shí)間戳T4。

隨后，該設(shè)備會(huì)發(fā)送一個(gè)包含T4和T5時(shí)間戳的P延遲響應(yīng)（PDelay Resp），并同步記錄發(fā)送時(shí)刻T5（根據(jù)節(jié)點(diǎn)能力，可即時(shí)插入響應(yīng)消息，或通過(guò)后續(xù)消息發(fā)送）。當(dāng)從設(shè)備接收到P延遲響應(yīng)時(shí)，會(huì)記錄接收時(shí)間戳T6。

此時(shí)從設(shè)備已具備四個(gè)時(shí)間戳（T3-T6），可按照以下公式計(jì)算延遲值。值得注意的是，與端到端機(jī)制不同，主設(shè)備（或相鄰節(jié)點(diǎn)）也會(huì)采用相同方式計(jì)算延遲值。

3.2 機(jī)制對(duì)比與核心要點(diǎn)

因此，端到端（E2E）的延遲計(jì)算基于主節(jié)點(diǎn)發(fā)送的同步消息，而點(diǎn)對(duì)點(diǎn)（P2P）的延遲計(jì)算則完全獨(dú)立于同步消息。這意味著，要獲得高精度的延遲測(cè)量，兩個(gè)時(shí)鐘的頻率必須盡可能接近。對(duì)于端到端（E2E）系統(tǒng)而言，這一點(diǎn)尤為重要。在點(diǎn)對(duì)點(diǎn)（P2P）機(jī)制中，頻率同步同樣至關(guān)重要。

兩種延遲測(cè)量機(jī)制均基于一個(gè)關(guān)鍵前提：傳輸路徑延遲對(duì)稱，這一條件在標(biāo)準(zhǔn)以太網(wǎng)中通常成立。在獲得傳播延遲后，系統(tǒng)可結(jié)合同步階段采集的時(shí)間戳（T?與T?）計(jì)算出主從設(shè)備間的實(shí)際時(shí)鐘偏移，進(jìn)而對(duì)從設(shè)備的時(shí)鐘相位進(jìn)行校正。該相位校準(zhǔn)過(guò)程隨每一輪同步消息的執(zhí)行而持續(xù)進(jìn)行。

實(shí)現(xiàn)高精度同步的另一關(guān)鍵參數(shù)是頻率漂移，即主從設(shè)備振蕩器之間的固有頻率差異。為校準(zhǔn)此頻率偏差，需借助連續(xù)兩次同步過(guò)程中所記錄的時(shí)間戳序列（T?、T?‘、T?與T?’）。

通過(guò)分析這四個(gè)時(shí)間戳，從設(shè)備可準(zhǔn)確測(cè)算出頻率差異并進(jìn)行動(dòng)態(tài)補(bǔ)償。待頻率與相位均得到完整校準(zhǔn)后，從設(shè)備即可實(shí)現(xiàn)與主設(shè)備的高精度時(shí)鐘同步。

04.

時(shí)間戳點(diǎn)

同步精度直接取決于時(shí)間戳的準(zhǔn)確程度，這些時(shí)間戳必須盡可能精確地標(biāo)記出發(fā)送與接收的實(shí)際時(shí)刻。

從設(shè)備對(duì)時(shí)鐘偏移（Offset）和傳輸延遲（Delay）的計(jì)算，均基于在不同位置采集的時(shí)間戳之差。因此，主從時(shí)鐘必須采用相同的時(shí)間標(biāo)度，即保持一致的頻率。這一要求通過(guò)漂移補(bǔ)償機(jī)制實(shí)現(xiàn)：從設(shè)備借助控制回路微調(diào)其時(shí)鐘速率，適當(dāng)加速或減速。若兩者頻率存在差異，將直接影響同步結(jié)果的準(zhǔn)確性。

此外，系統(tǒng)假設(shè)通信路徑在兩個(gè)方向上的傳播延遲相同。盡管在以太網(wǎng)鏈路中這一條件通常成立，但長(zhǎng)期來(lái)看，網(wǎng)絡(luò)重構(gòu)或環(huán)境因素（如溫度變化）仍可能導(dǎo)致其發(fā)生改變。時(shí)鐘系統(tǒng)的響應(yīng)速度受以下因素影響：同步與延遲測(cè)量的執(zhí)行頻率，以及控制從設(shè)備時(shí)鐘的伺服回路動(dòng)態(tài)特性。

綜上所述，最終可實(shí)現(xiàn)的同步精度由以下關(guān)鍵因素共同決定：

時(shí)間戳的精確度

時(shí)鐘源的頻率穩(wěn)定性

同步報(bào)文發(fā)送的時(shí)間間隔

時(shí)鐘控制回路的調(diào)節(jié)特性

漂移補(bǔ)償機(jī)制的性能（即主從時(shí)鐘中可調(diào)整時(shí)間基準(zhǔn)的準(zhǔn)確性）

通信信道的對(duì)稱性（即雙向傳輸延遲是否一致且在長(zhǎng)時(shí)間內(nèi)保持穩(wěn)定）

IEEE 1588（PTP）不同層級(jí)下的同步精度

如先前分析，時(shí)間戳的精確度是實(shí)現(xiàn)高精度時(shí)間同步的核心。以IEEE 1588（PTP）協(xié)議為例，IEEE 1588協(xié)議的時(shí)間戳支持可在系統(tǒng)不同層級(jí)實(shí)現(xiàn)，但所處層級(jí)越高，精度也隨之遞減。

4.1 軟件應(yīng)用層實(shí)現(xiàn)

所有PTP功能（包含時(shí)間戳單元）都在軟件中處理。這是同步協(xié)議最簡(jiǎn)單的實(shí)現(xiàn)方式。但是對(duì)于PTP數(shù)據(jù)包，它們從線路穿過(guò)所有層，軟件時(shí)間戳?xí)?dǎo)致軟件處理延遲無(wú)法進(jìn)行有效修正。

應(yīng)用層時(shí)間戳

高精度需要硬件輔助來(lái)生成時(shí)間戳和調(diào)整時(shí)鐘，而協(xié)議是在軟件中實(shí)現(xiàn)的。因?yàn)橥骄戎苯尤Q于時(shí)間戳精度，所以最準(zhǔn)確的方法是在盡可能靠近物理層的硬件協(xié)助下檢測(cè)PTP消息并為其添加時(shí)間戳。

4.2 物理層PHY硬件時(shí)間戳實(shí)現(xiàn)

在物理層PHY中提供解析PTP消息并為其添加時(shí)間戳的能力，這樣所有的同步事件類型報(bào)文的時(shí)間參考平面都在PHY層，能夠有效的提高同步計(jì)算的精度。對(duì)于時(shí)間計(jì)算參考平面，在后文中會(huì)講解。

物理層PHY時(shí)間戳

4.3 MAC層級(jí)硬件時(shí)間戳實(shí)現(xiàn)

對(duì)于MII（Media Independent Interface）即媒體獨(dú)立接口，它是MAC與PHY連接的標(biāo)準(zhǔn)接口，作為IEEE-802.3定義的以太網(wǎng)行業(yè)標(biāo)準(zhǔn)，MII接口提供了MAC與PHY之間的互聯(lián)技術(shù)。

這里只是以MII接口舉例，對(duì)于一般的MAC與PHY，會(huì)有GMII/RGMII/SGMII等不同接口總線，但都是屬于衍生的以太網(wǎng)接口規(guī)范。它可以輕松捕獲、解碼和修改幀（以實(shí)現(xiàn)單步時(shí)鐘）。MII這種方法的準(zhǔn)確性受PHY芯片時(shí)序特性的限制，因?yàn)镸II的時(shí)鐘是由PHY提供。所需的邏輯可以位于FPGA中或作為微控制器的一部分。

MAC層級(jí)硬件時(shí)間戳

在MAC與PHY之間（位于MII層）設(shè)置時(shí)間戳點(diǎn)，無(wú)需實(shí)現(xiàn)PHY時(shí)間戳功能即可達(dá)成目標(biāo)，這種模式特別適合FPGA應(yīng)用，因其采用嚴(yán)格的數(shù)字互連架構(gòu)。采用標(biāo)準(zhǔn)化接口，對(duì)頻率要求較低。接口可根據(jù)需要選擇攔截模式（支持單步操作）或被動(dòng)監(jiān)聽(tīng)模式（支持雙步操作）。FPGA通過(guò)攔截MAC與PHY之間的路徑來(lái)提高時(shí)間戳支持。

4.4 時(shí)間戳測(cè)量平面

在IEEE Std 802.1AS-2011標(biāo)準(zhǔn)規(guī)范的8.4.3中有明確的定義 ——如果實(shí)現(xiàn)過(guò)程中使用的事件消息時(shí)間戳并非來(lái)自消息時(shí)間戳點(diǎn)，則生成的時(shí)間戳應(yīng)根據(jù)實(shí)際檢測(cè)時(shí)間與消息時(shí)間戳點(diǎn)經(jīng)過(guò)參考平面時(shí)間之間的時(shí)間間隔（固定或其他值）進(jìn)行適當(dāng)校正。

否則，時(shí)間感知系統(tǒng)之間會(huì)出現(xiàn)時(shí)間偏移。通常情況下，時(shí)間戳可能是在與參考平面不同的時(shí)間戳測(cè)量平面上生成的。此外，入站和出站事件消息的時(shí)間戳測(cè)量平面（以及該平面與參考平面的時(shí)間偏移）很可能不同。為了滿足本條款的要求，生成的時(shí)間戳應(yīng)針對(duì)這些偏移進(jìn)行校正。

消息時(shí)間戳點(diǎn)、參考平面、時(shí)間戳測(cè)量平面和延遲常數(shù)的定義

其中，相對(duì)參考平面的時(shí)間戳和分別由相對(duì)于時(shí)間戳測(cè)量平面的時(shí)間戳和計(jì)算得出，計(jì)算時(shí)使用了它們各自的延遲egressLatency和ingressLatency。如果未能進(jìn)行這些校正，則會(huì)導(dǎo)致從時(shí)鐘和主時(shí)鐘之間存在時(shí)間偏移。

05.

測(cè)試示例

5.1 測(cè)試配置

本文的測(cè)試示例基于虹科合作伙伴SOC-E的RelyUm系列TSN交換機(jī)所搭建的AS主從同步環(huán)境。測(cè)試采用兩臺(tái)RELY-TSN交換機(jī)，以點(diǎn)對(duì)點(diǎn)方式連接，具體將交換機(jī)1的Port-0與交換機(jī)2的Port-0相連。

為便于區(qū)分與管理，我們將交換機(jī)1的IP地址設(shè)置為192.168.4.64，交換機(jī)2設(shè)置為192.168.4.65。

通過(guò)該配置，用戶可經(jīng)由任一交換機(jī)的任一端口同時(shí)訪問(wèn)兩者的Web配置界面。建議在實(shí)際操作中，連接至作為主時(shí)鐘的交換機(jī)上的Port-1進(jìn)行訪問(wèn)。

虹科合作伙伴SOC-E RelyUm系列

TSN測(cè)試方案

虹科為客戶提供SOC-E RelyUm系列TSN IP核、板卡、TSN交換機(jī)、測(cè)試套件等一站式解決方案，覆蓋從產(chǎn)品研發(fā)到實(shí)際應(yīng)用的全鏈條。

無(wú)論您處于產(chǎn)業(yè)鏈的哪個(gè)環(huán)節(jié)，是進(jìn)行新產(chǎn)品研發(fā)，還是構(gòu)建完整的應(yīng)用網(wǎng)絡(luò)，都能在我們這里找到適配的產(chǎn)品與服務(wù)，滿足您多樣化的需求。

5.2 主從時(shí)鐘設(shè)置

根據(jù)對(duì)最佳主時(shí)鐘算法（BMCA）選取的規(guī)則，設(shè)置IP地址192.168.4.64交換機(jī)的時(shí)鐘Priority1為200，192.168.4.65交換機(jī)的時(shí)鐘Priority1為默認(rèn)248，并開(kāi)啟gPTP (generalized Precision Time Protocol) 的Start功能。此時(shí)情況下，4.64交換機(jī)的時(shí)鐘作為Master存在，4.65交換機(jī)作為Slave存在。

5.3 延遲補(bǔ)償

因?yàn)榻粨Q是采用TSN IP核實(shí)現(xiàn)，并且時(shí)間戳單元處于MAC層級(jí)，需要對(duì)MAC-PHY部分進(jìn)行延遲補(bǔ)償修正。圖中提供對(duì)10/100/1000三種不同速度下的接收和發(fā)送延遲的補(bǔ)償方式。

由測(cè)試結(jié)果可見(jiàn)，Slave設(shè)備（交換機(jī)2）的GM clock ID與Master設(shè)備（交換機(jī)1）的PTP clock ID一致，并且GM present=true，其同步精度（GM offset）約為20ns。

在與一些傳統(tǒng)測(cè)試廠商的案例對(duì)比中證實(shí)，在延遲補(bǔ)償參數(shù)優(yōu)化得當(dāng)?shù)那闆r下，該精度可穩(wěn)定保持在20ns以內(nèi)。

5.4 延遲補(bǔ)償異常

在某些基于IP核的交換機(jī)設(shè)計(jì)方案中，若未預(yù)先在硬件層面對(duì)PCB布線及MAC至PHY間的收發(fā)路徑延遲進(jìn)行精確補(bǔ)償，系統(tǒng)將必然引入固定的時(shí)間誤差，從而導(dǎo)致同步精度顯著下降。這本質(zhì)上是因關(guān)鍵延遲未能在校準(zhǔn)中被有效規(guī)避所致。

結(jié)語(yǔ).

隨著本篇對(duì)硬件時(shí)間戳、對(duì)等延遲機(jī)制及延遲補(bǔ)償?shù)群诵脑淼纳钊胩接?，由虹科帶?lái)的AS三部曲系列至此圓滿收官。

回顧整個(gè)系列，我們從「概念篇」中厘清時(shí)鐘角色，到「機(jī)制篇」中剖析多級(jí)同步的誤差控制，最終在「實(shí)現(xiàn)篇」層層深入，揭示了IEEE 802.1AS實(shí)現(xiàn)納秒級(jí)同步的技術(shù)內(nèi)核。

希望本系列能助您透徹理解AS協(xié)議如何為工業(yè)自動(dòng)化、車載網(wǎng)絡(luò)等領(lǐng)域鑄就可靠的時(shí)間基石。若您希望將理論付諸實(shí)踐，虹科提供的從核心設(shè)備、測(cè)試方案到技術(shù)培訓(xùn)的一站式TSN支持，將是您實(shí)現(xiàn)系統(tǒng)精準(zhǔn)同步的理想選擇。

作者簡(jiǎn)介

羅顯志

虹科高級(jí)技術(shù)工程師，專注TSN技術(shù)領(lǐng)域，具有豐富的理論基礎(chǔ)和應(yīng)用經(jīng)驗(yàn)，提供專業(yè)的TSN測(cè)試和培訓(xùn)服務(wù)。