在芯片技術(shù)從 “做大單片” (單片SoC)向 “小芯片組合” (芯粒式設(shè)計(jì))轉(zhuǎn)型的當(dāng)下，一套統(tǒng)一的互聯(lián)標(biāo)準(zhǔn)變得至關(guān)重要。UCIe協(xié)議便是一套芯粒芯片互聯(lián)的 “通用語(yǔ)言”。

2025年8月，UCIe聯(lián)盟正式發(fā)布UCIe 3.0規(guī)范。UCIe 3.0為支持64 GT/s速率的高速芯粒互聯(lián)標(biāo)準(zhǔn)，是一年前推出的UCIe 2.0規(guī)范所提供32 GT/s帶寬的兩倍。

UCIe 3.0的發(fā)布標(biāo)志著芯?；ヂ?lián)技術(shù)向更高性能和更成熟的生態(tài)演進(jìn)。其不僅解決了不同廠商芯粒的兼容問(wèn)題，還在帶寬、能效、系統(tǒng)管理性和可靠性上實(shí)現(xiàn)重要突破。在AI、HPC及汽車電子這些算力與互聯(lián)要求極高的領(lǐng)域，UCIe 3.0帶來(lái)了更高效的異構(gòu)集成解決方案，并將產(chǎn)生深遠(yuǎn)影響。

芯粒的性能優(yōu)勢(shì)與生態(tài)需求

在先進(jìn)半導(dǎo)體架構(gòu)領(lǐng)域，采用多芯粒(Multi-Die)異構(gòu)集成方案以構(gòu)建大規(guī)模計(jì)算系統(tǒng)，正成為提升系統(tǒng)經(jīng)濟(jì)性與擴(kuò)展性的重要技術(shù)路徑。該模式通過(guò)將復(fù)雜功能分解為多個(gè)模塊化芯粒，并在芯片封裝層級(jí)進(jìn)行高密度互聯(lián)與集成，已在多個(gè)主流商業(yè)產(chǎn)品中得到廣泛應(yīng)用，包括消費(fèi)級(jí)CPU、服務(wù)器CPU及GPGPU等。

(圖：2021~2030年，芯粒式設(shè)計(jì)處理器核心的復(fù)合年增長(zhǎng)率CAGR高達(dá)44%)

推動(dòng)芯粒封裝集成的核心動(dòng)因涵蓋性能、良率與復(fù)用等多重維度。

提升良率&成本控制

巨型單體芯片的良率隨面積增大而指數(shù)下降，成本急劇攀升。芯粒式設(shè)計(jì)通過(guò)將尺寸較大的硅片進(jìn)行切割為多個(gè)小芯粒，單個(gè)芯粒的良率更高，并可以根據(jù)芯粒的功能采用匹配的制程，整體成本得以控制。

突破光罩限制

為滿足日益提升的計(jì)算性能需求，單芯片尺寸持續(xù)擴(kuò)大，部分設(shè)計(jì)已接近甚至超出光罩尺寸極限(例如集成數(shù)百核心的多核CPU或高端口數(shù)交換網(wǎng)絡(luò)芯片)。芯粒提供了一種突破光罩尺寸對(duì)算力限制的途徑：將多個(gè)大尺寸硅片合封在一起，提供遠(yuǎn)超單一硅片能實(shí)現(xiàn)的單芯片算力。

跨產(chǎn)品的芯粒復(fù)用

芯粒架構(gòu)支持功能單元的跨市場(chǎng)與跨產(chǎn)品復(fù)用，相同的基礎(chǔ)功能芯粒(如IO單元、內(nèi)存控制器等)可經(jīng)不同組合集成，跨適配從邊緣計(jì)算到超算中心的多樣化應(yīng)用場(chǎng)景，這種復(fù)用和組合靈活性帶來(lái)的成本分?jǐn)偝浞煮w現(xiàn)芯粒設(shè)計(jì)的價(jià)值。

最后，多個(gè)相同Die的集成封裝能夠適用于大規(guī)模的應(yīng)用場(chǎng)景，可有效實(shí)現(xiàn)算力的線性擴(kuò)展，同時(shí)保持優(yōu)異的功耗與信號(hào)完整性表現(xiàn)。

(圖：芯粒設(shè)計(jì)在領(lǐng)先工藝節(jié)點(diǎn)上較大型SoC可降低30%+總擁有成本。來(lái)源：Alphawave Semi)

如今，芯粒供應(yīng)商的生態(tài)系統(tǒng)不斷擴(kuò)大，客戶希望能根據(jù)架構(gòu)、供應(yīng)鏈、經(jīng)濟(jì)性等多種因素，靈活混合搭配不同供應(yīng)商的產(chǎn)品。這種需求使得芯粒之間快速、可靠且安全的通信變得前所未有的重要。

UCIe協(xié)議正是為解決這一問(wèn)題而生：它定義了裸片到裸片連接的通用接口，實(shí)現(xiàn)了跨供應(yīng)商解決方案和工藝節(jié)點(diǎn)的互操作性。

UCIe協(xié)議及其演替歷程

UCIe協(xié)議的建立及核心作用

UCIe(Universal Chiplet Interconnect Express)標(biāo)準(zhǔn)是芯粒異構(gòu)集成領(lǐng)域的核心互聯(lián)規(guī)范，其核心作用在于定義了跨工藝節(jié)點(diǎn)、跨供應(yīng)商的裸片間(Die-to-Die)通用互聯(lián)接口，實(shí)現(xiàn)了封裝級(jí)異構(gòu)集成的標(biāo)準(zhǔn)化與互操作。

該標(biāo)準(zhǔn)由英特爾、AMD、臺(tái)積電、高通、谷歌、微軟、Meta等行業(yè)內(nèi)頭部企業(yè)共同推動(dòng)，旨在構(gòu)建開(kāi)放、多供應(yīng)商的芯粒生態(tài)系統(tǒng)，推動(dòng)形成規(guī)?；⒖蓮?fù)用的芯粒市場(chǎng)。自2022年聯(lián)盟成立以來(lái)，UCIe聯(lián)盟成員已從初始的120余家全球企業(yè)擴(kuò)展至140余家，涵蓋芯片設(shè)計(jì)、制造、封裝、系統(tǒng)集成及云服務(wù)等全產(chǎn)業(yè)鏈環(huán)節(jié)。

作為國(guó)內(nèi)最早一批加入U(xiǎn)CIe聯(lián)盟的成員之一，奇異摩爾深度參與到芯粒生態(tài)系統(tǒng)的建設(shè)與發(fā)展中。奇異摩爾AI網(wǎng)絡(luò)全棧式解決方案均基于芯粒架構(gòu)，整合片內(nèi)-片間-網(wǎng)間互聯(lián)三大維度進(jìn)行產(chǎn)品布局，旨在打造通用開(kāi)源的芯粒互聯(lián)互通系統(tǒng)。

關(guān)鍵演進(jìn)(UCIe 1.0/1.1/2.0/3.0)

(圖：UCIe 1.0 →1.1→ 2.0 → 3.0 演進(jìn))

UCIe各代協(xié)議的演進(jìn)過(guò)程顯示出芯粒技術(shù)正在從“可用”走向“高效與規(guī)?；瘧?yīng)用”的階段。

1首次確立芯粒通用互聯(lián)協(xié)議

UCIe 1.0，2022年

涵蓋了物理層、協(xié)議棧、軟件模型和一致性測(cè)試，支持PCIe、CXL等多協(xié)議以確?；ゲ僮餍?，實(shí)現(xiàn)了跨工藝、跨廠商芯粒在封裝級(jí)互聯(lián)的標(biāo)準(zhǔn)化。

2為流式傳輸提供可靠性

UCIe 1.1，2023年

引入針對(duì)流式傳輸協(xié)議的“Flit模式”，為流式傳輸協(xié)議提供鏈路級(jí)可靠性保障(如AMBA CHI能夠利用UCIe D2D適配器內(nèi)建的CRC和重傳邏輯)。顯著簡(jiǎn)化了非原生協(xié)議的集成復(fù)雜度，增強(qiáng)了UCIe的通用性。

3支持3D異構(gòu)集成

UCIe 2.0，2024年

擴(kuò)展支持3D堆疊異構(gòu)集成，提供垂直互聯(lián)標(biāo)準(zhǔn)化方案，顯著提升互聯(lián)密度并降低功耗。同時(shí)將單通道速率提升至32 GT/s，并增強(qiáng)電源管理及安全功能，推動(dòng)技術(shù)走向規(guī)模化產(chǎn)業(yè)落地。

4

支持更高速率

UCIe 3.0，2025年

在2D/2.5D異構(gòu)集成中支持64 GT/s高速率，引入運(yùn)行時(shí)動(dòng)態(tài)鏈路重校準(zhǔn)與擴(kuò)展邊帶管理機(jī)制，優(yōu)化大規(guī)模多芯粒系統(tǒng)在功耗、信號(hào)完整性及熱管理方面的系統(tǒng)級(jí)可部署性。該版本在顯著提升帶寬密度的同時(shí)，兼顧能效與兼容性，還著重解決了大規(guī)模芯粒系統(tǒng)在實(shí)際部署中的關(guān)鍵問(wèn)題，推動(dòng)了芯粒生態(tài)從單純追求連接速度向構(gòu)建高效、可靠且易于集成的方向發(fā)展。

(圖：UCIe 3.0性能指標(biāo))

(圖：UCIe的層級(jí)化協(xié)議和多種封裝類型)

(圖：UCIe支持的不同形式：封裝級(jí)集成或是使用不同媒介的非封裝的連接(例如光、毫米波、電纜))

UCIe協(xié)議的應(yīng)用

芯粒技術(shù)的發(fā)展正重塑AI硬件生態(tài)。與傳統(tǒng)單片SoC相比，模塊化設(shè)計(jì)可將系統(tǒng)分解為計(jì)算、IO、存儲(chǔ)等專用單元，通過(guò)UCIe等協(xié)議實(shí)現(xiàn)異構(gòu)集成。該模式使芯片良率提升30%-50%，開(kāi)發(fā)周期縮短40%，同時(shí)通過(guò)工藝組合優(yōu)化降低系統(tǒng)功耗25%-50%。

(圖：通過(guò)UCIe連接的芯片封裝示意圖)

UCIe具有明顯的優(yōu)勢(shì)，包括可擴(kuò)展性、互操作性和靈活性。UCIe的典型應(yīng)用有CPU-GPU互聯(lián)、內(nèi)存與計(jì)算芯片接口。此外，UCIe也推動(dòng)了光電共封CPO的發(fā)展。相較于運(yùn)用私有Die2Die協(xié)議實(shí)現(xiàn)光引擎(OE)和計(jì)算Die/Switch芯片共封，遵循開(kāi)放Die2Die協(xié)議UCIe進(jìn)行互聯(lián)，成本更低的同時(shí)靈活度更高，可以靈活實(shí)現(xiàn)標(biāo)準(zhǔn)封裝或先進(jìn)封裝下的CPO。

基于UCIe協(xié)議的xPU-CPO案例

Ayar Labs于2025年3月宣布推出符合UCIe規(guī)范的光互連芯粒TeraPHY。這一物理層芯片采用該公司16波長(zhǎng)SuperNova光源，可提供8Tbps帶寬，集成UCIe電氣接口以實(shí)現(xiàn)同其它制造商芯粒的兼容與互操作性。這便于客戶向定制SoC集成光學(xué)IO，加速了數(shù)據(jù)中心互聯(lián)從電到光的過(guò)渡，讓物理上分隔的xPU可“無(wú)縫”通信。

(圖：Ayar Labs TeraPHY光學(xué)IO芯片)

Lightmatter公司在2025 Hot Chips大會(huì)上發(fā)布Passage M1000超大光學(xué)中介層平臺(tái)。該設(shè)計(jì)結(jié)合了UCIe IP和激光通信技術(shù)，通過(guò)在中介層直接集成光學(xué)IO，滿足垂直堆疊的芯片復(fù)合體對(duì)互聯(lián)帶寬的需求。相比電氣互連，光學(xué)鏈路具有帶寬密度高、損耗低和跨距更長(zhǎng)的優(yōu)勢(shì)。這使得M1000能夠提供114Tbps的總帶寬(每方向57Tbps)，并成為未來(lái)邁向200Tbps級(jí)xPU與400Tbps級(jí)交換機(jī)的第一步。

(圖：Lightmatter光學(xué)互連平臺(tái)Passage M1000)

總結(jié)以上，UCIe構(gòu)建了以開(kāi)放生態(tài)為核心的技術(shù)體系，為聯(lián)盟內(nèi)廠商提供了平滑的升級(jí)路徑與豐富的IP復(fù)用基礎(chǔ)。在算力渴求無(wú)止境的AI時(shí)代，UCIe以開(kāi)放生態(tài)打破互連壁壘，成為芯粒集成的“通用語(yǔ)言”。

UCIe協(xié)議與CPO的深度融合，正重塑計(jì)算邊界——通過(guò)封裝內(nèi)高速互聯(lián)與芯片級(jí)光IO的協(xié)同，將硅光引擎直接“對(duì)話”計(jì)算芯粒，實(shí)現(xiàn)了從電到光的范式躍遷。這種架構(gòu)級(jí)創(chuàng)新，不僅突破了帶寬瓶頸與功耗高墻，更以模塊化設(shè)計(jì)開(kāi)啟了“樂(lè)高式”系統(tǒng)集成，為下一代智算中心構(gòu)建了可擴(kuò)展、高效率的算力基座。

(圖：D2D接口標(biāo)準(zhǔn)對(duì)比分析，UCIe協(xié)議具備開(kāi)放性、可擴(kuò)展性、互操作性和靈活性優(yōu)勢(shì))

奇異摩爾作為UCIe開(kāi)放生態(tài)的深度參與者，憑借其在AI互聯(lián)與芯粒集成領(lǐng)域的技術(shù)積累，具備顯著的發(fā)展?jié)摿?。公司產(chǎn)品線中，除Kiwi UCIe D2D IP、Kiwi Central IO Die外，Kiwi G2G IO Die亦為基于UCIe協(xié)議設(shè)計(jì)產(chǎn)品，具備UCIe更高性能、更具靈活性和可靠性的優(yōu)勢(shì)。

下周ICCAD 2025大會(huì)上，奇異摩爾將展示面向AI超節(jié)點(diǎn)的創(chuàng)新互聯(lián)硬件方案——Scale Up超節(jié)點(diǎn)互聯(lián)芯粒Demo。

該方案為基于奇異摩爾G2G IO芯粒的GPU/xPU互聯(lián)系統(tǒng)，具體通過(guò)UCIeD2D協(xié)議實(shí)現(xiàn)G2G IO芯粒與GPU/xPU計(jì)算芯粒互聯(lián)。產(chǎn)品實(shí)現(xiàn)通過(guò)UCIe接口與多層網(wǎng)絡(luò)協(xié)議棧硬件化，結(jié)合Scale Up網(wǎng)絡(luò)交換機(jī)及CBFC、PFC、LLR流控機(jī)制，為大模型訓(xùn)練等場(chǎng)景提供高帶寬、低延遲的超節(jié)點(diǎn)互聯(lián)能力，是芯粒架構(gòu)在AI算力集群規(guī)?；瘧?yīng)用的關(guān)鍵驗(yàn)證載體。

(圖：奇異摩爾Scale Up超節(jié)點(diǎn)互聯(lián)芯粒Demo)

UCIe 3.0 規(guī)范的發(fā)布為半導(dǎo)體行業(yè)帶來(lái)了新的發(fā)展機(jī)遇和變革動(dòng)力。未來(lái)，隨著UCIe在AI加速器、超節(jié)點(diǎn)、數(shù)據(jù)中心及智能駕駛領(lǐng)域規(guī)?；涞?，奇異摩爾有望通過(guò)契合標(biāo)準(zhǔn)演進(jìn)的高靈活性產(chǎn)品，為客戶提供具備確定性能優(yōu)勢(shì)的互聯(lián)方案，推動(dòng)開(kāi)放芯粒生態(tài)走向成熟，成為下一代算力基礎(chǔ)設(shè)施的關(guān)鍵貢獻(xiàn)者。

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AI網(wǎng)絡(luò)全棧式互聯(lián)架構(gòu)產(chǎn)品及解決方案提供商

奇異摩爾，成立于2021年初，是一家行業(yè)領(lǐng)先的AI網(wǎng)絡(luò)全棧式互聯(lián)產(chǎn)品及解決方案提供商。公司依托于先進(jìn)的高性能RDMA 和Chiplet技術(shù)，創(chuàng)新性地構(gòu)建了統(tǒng)一互聯(lián)架構(gòu)——Kiwi Fabric，專為超大規(guī)模AI計(jì)算平臺(tái)量身打造，以滿足其對(duì)高性能互聯(lián)的嚴(yán)苛需求。我們的產(chǎn)品線豐富而全面，涵蓋了面向不同層次互聯(lián)需求的關(guān)鍵產(chǎn)品，如面向北向Scale-out網(wǎng)絡(luò)的AI原生超級(jí)網(wǎng)卡、面向南向Scale-up網(wǎng)絡(luò)的GPU片間互聯(lián)芯粒、以及面向芯片內(nèi)算力擴(kuò)展的2.5D/3D IO Die和UCIe Die2Die IP等。這些產(chǎn)品共同構(gòu)成了全鏈路互聯(lián)解決方案，為AI計(jì)算提供了堅(jiān)實(shí)的支撐。