SED簡介

FPGA器件在使用中可能會受到質(zhì)子、中子、α粒子等高能粒子的影響。SRAM 存儲單元作為FPGA邏輯配置數(shù)據(jù)的核心載體，一旦遭遇高能粒子的干擾，有一定的概率發(fā)生軟錯誤——這不會永久性損壞器件，但會改變存儲單元編程邏輯，隨著使用的時間越長，已經(jīng)發(fā)生的錯誤會不斷累積，可能導(dǎo)致設(shè)備運行異常甚至任務(wù)失敗。為解決這一痛點，智多晶在 SA5T-100、SA5T-200 和 SA5T-366 器件中集成了硬核級解決方案——SED（Soft Error Detect）IP核，通過ECC+CRC雙校驗技術(shù)，實現(xiàn)軟錯誤的精準(zhǔn)檢測、自動糾正與場景化測試，為 FPGA 在極端環(huán)境下的穩(wěn)定運行保駕護航。

SED IP特性

支持校驗?zāi)Ｊ竭x擇

支持1bit或多比特錯誤檢測

支持測試1bit或2bit錯誤注入

支持自動糾正錯誤功能

SED IP設(shè)計

內(nèi)部設(shè)計核心融合ECC與CRC雙校驗技術(shù)：ECC校驗易于硬件實現(xiàn)，可逐幀檢錯并精準(zhǔn)定位1bit軟錯誤位置，實現(xiàn)自動糾正；CRC校驗具備更強的錯誤檢測魯棒性，能有效識別多bit軟錯誤，兩者結(jié)合為FPGA內(nèi)部SRAM數(shù)據(jù)提供可靠監(jiān)測。

SED IP使用

在HqFpga軟件打開IP管理界面并搜索SED，即可配置IP相關(guān)參數(shù)，如圖 1所示。用戶可在IP配置界面選擇一次校驗?zāi)Ｊ交虺掷m(xù)校驗?zāi)Ｊ剑诔掷m(xù)校驗?zāi)Ｊ较拢x擇是否打開自動糾正錯誤功能和注入錯誤功能，使用起來十分便捷。在使用過程中，只需抓取sed_err輸出信號狀態(tài)，即可檢測是否發(fā)生錯誤。

圖 1 SED IP配置界面

主要應(yīng)用場景

醫(yī)療設(shè)備領(lǐng)域，器件運行在放射性環(huán)境

通信設(shè)施領(lǐng)域，復(fù)雜電磁環(huán)境或輻射干擾環(huán)境

獲取技術(shù)文檔與DEMO

技術(shù)文檔獲?。篠ED IP已發(fā)布，用戶可以在HqFpga軟件“IP管理”中打開SED IP界面查看用戶指南，或訪問智多晶官網(wǎng)（www.isilicontech.com）下載SED IP用戶指南。

設(shè)計參考案例獲?。涸L問智多晶官網(wǎng)（www.isilicontech.com）下載SED DEMO用戶指南，或在公眾號中與我們聯(lián)系。