我們能將碳化硅 (SiC) 襯底厚度推進(jìn)到多薄而不影響性能？這是我們幾十年來(lái)一直在追問(wèn)的問(wèn)題，同時(shí)我們也在不斷突破碳化硅 (SiC) 材料性能的極限——因?yàn)槲覀冎老乱淮蓟?(SiC) 器件技術(shù)正依賴(lài)于此。

這篇文章探討了 Wolfspeed 在碳化硅 (SiC) 襯底的成本、可擴(kuò)展性和質(zhì)量等最嚴(yán)峻挑戰(zhàn)方面的研究，包括了碳化硅 (SiC) 外延和襯底厚度如何影響高電壓器件。

該篇文章中文版刊登于《化合物半導(dǎo)體》雜志 2025 年第 10/11 月刊https://www.compoundsemiconductorchina.net/issue_show.asp。

英文版原文敬請(qǐng)?jiān)L問(wèn)https://compoundsemiconductor.net/article/121811/Thick_homoepitaxy_on_200_mm_SiC。

200mm 碳化硅襯底厚度與外延厚度的多維度影響

碳化硅 (SiC) 襯底的成本需要降下來(lái)。但是，如果我們對(duì)這種基礎(chǔ)材料的厚度施加限制的話(huà)，會(huì)阻礙這些努力嗎？

作者： THOMAS KUHR，WOLFSPEED 公司工藝制程開(kāi)發(fā)工程高級(jí)總監(jiān)

碳化硅 (SiC) 正受益于電動(dòng)汽車(chē)的蓬勃發(fā)展。基于這種寬禁帶半導(dǎo)體的功率器件的采用，使得更高效率的電子設(shè)備能夠?qū)⑾到y(tǒng)損耗降低 80% 甚至更多。然而，盡管這令人印象深刻，但這只是其好處的冰山一角。和其他寬禁帶材料一樣，碳化硅 (SiC) 還具有高熱導(dǎo)率和優(yōu)異的飽和漂移速度，使得用這種材料制成的器件能夠在高電場(chǎng)密度下工作，并應(yīng)用于許多技術(shù)領(lǐng)域，包括高電壓直流、脈沖功率和固態(tài)變壓器。使用可處理高達(dá) 10 kV 的單個(gè)碳化硅 (SiC) MOSFET 芯片，甚至更高電壓的雙極器件，為設(shè)計(jì)人員提供了簡(jiǎn)化系統(tǒng)并在許多應(yīng)用中降低電阻加熱損耗的機(jī)會(huì)。

隨著碳化硅 (SiC) 持續(xù)展現(xiàn)出優(yōu)于現(xiàn)有技術(shù)的改進(jìn)性能，其較高的成本正受到重點(diǎn)關(guān)注。在半導(dǎo)體行業(yè)內(nèi)，應(yīng)對(duì)這一挑戰(zhàn)的常見(jiàn)解決方案是轉(zhuǎn)向更大尺寸的晶圓，從而將固定的加工成本分?jǐn)偟礁嗟钠骷?。這一轉(zhuǎn)變正在進(jìn)行中，碳化硅 (SiC) 襯底目前正經(jīng)歷從 150 mm 直徑向 200 mm 直徑的轉(zhuǎn)型。然而，與隨著直徑增加而增加晶圓厚度的硅 (Si) 行業(yè)不同，碳化硅 (SiC) 行業(yè)正在考慮為 200 mm 直徑晶圓保留現(xiàn)今 150 mm 直徑晶圓所使用的 350 μm 厚度。

圖 1. 500 μm 厚度（左）和 350 μm 厚度（右）的晶圓形狀圖比較。請(qǐng)注意，在這兩種情況下都未生成完整的圖譜，不過(guò)左側(cè)的掃描更完整。350 μm 厚度晶圓的彎曲度（Bow）和翹曲度（Warp）明顯更高，超出了當(dāng)前工具配置的測(cè)量范圍。

Wolfspeed 作為全球碳化硅 (SiC) 襯底和器件的領(lǐng)先企業(yè)，我們一直在研究，當(dāng)采用 350 μm 厚度和 500 μm 厚度的晶圓時(shí)，不同厚度條件下的外延層在質(zhì)量上有何差異。用于制造 650 V 和 1200 V 器件的“薄” 碳化硅 (SiC) 層的生長(zhǎng)，往往不會(huì)因溫度情況或襯底與外延膜層之間摻雜差異而產(chǎn)生顯著應(yīng)力。然而，當(dāng)外延層更厚且摻雜濃度更低時(shí)——這是更高擊穿電壓器件的兩個(gè)關(guān)鍵要求——應(yīng)力會(huì)被放大，產(chǎn)生新的缺陷并引發(fā)晶圓形狀問(wèn)題。

此外，外延缺陷的尺寸和面積也會(huì)增加，因?yàn)樗鼈兺ǔＴ谝r底界面處或附近產(chǎn)生，并隨著薄膜的生長(zhǎng)而相應(yīng)增大。更大的應(yīng)力和更大的缺陷，加上高電壓器件通常尺寸更大，這些因素的復(fù)合效應(yīng)導(dǎo)致晶圓的可使用面積大大降低，從而導(dǎo)致芯片良率降低和每個(gè)器件的成本升高。

圖 2. 用于估算 500 μm 厚度 200 mm 直徑襯底上生長(zhǎng) 115 μm 厚度外延層的器件可用面積的拼接圖像圖（帶有初步墨跡標(biāo)記）。使用了任意的 5 mm x 5 mm 網(wǎng)格進(jìn)行可視化。請(qǐng)注意，并非所有缺陷都被正確識(shí)別，但可以看到宏觀(guān)缺陷（如三角形缺陷）的面積效應(yīng)，如插入圖片所示。

可能會(huì)出現(xiàn)什么問(wèn)題？

為了加深我們對(duì)更薄襯底和更厚外延層之間相互作用的理解，我們研究了三種不同厚度的同質(zhì)外延層的性能對(duì)比。外延層在 350 μm 厚度和 500 μm 厚度的 200 mm SiC 襯底上進(jìn)行生長(zhǎng)，并采用了兩種已商用的反應(yīng)器平臺(tái)。誠(chéng)然，進(jìn)行這種評(píng)估的最佳方法是將單個(gè)晶錠切割成多個(gè)不同厚度的襯底，因?yàn)檫@樣可以標(biāo)準(zhǔn)化襯底缺陷的起始點(diǎn)。但在這項(xiàng)工作中，我們使用了內(nèi)部生產(chǎn)的晶圓因?yàn)樗鼈円呀?jīng)可獲取的。我們根據(jù)特定的器件要求選擇了摻雜和厚度目標(biāo)，旨在達(dá)到所需擊穿電壓下的最低電阻，并且通過(guò)利用我們標(biāo)準(zhǔn)生產(chǎn)流程中的一套測(cè)量方法，我們已經(jīng)能夠確定是否存在任何潛在的制造限制。

外延生長(zhǎng)過(guò)程中的一個(gè)擔(dān)憂(yōu)是晶圓形狀在高溫生長(zhǎng)條件下的穩(wěn)定性。晶圓形狀在室溫和超過(guò) 1600 °C 時(shí)可能不同，更薄的晶圓可能會(huì)不可預(yù)測(cè)地改變形狀。任何變化都會(huì)通過(guò)厚度或摻雜不均勻性對(duì)生長(zhǎng)產(chǎn)生不利影響。在最壞的情況下，晶圓可能會(huì)在加工過(guò)程中破裂或從承載器上彈出。

我們的結(jié)果消除了將晶圓厚度從 500 μm 減少到 350 μm 時(shí)的這種擔(dān)憂(yōu)。如果說(shuō)有什么不同的話(huà)，更薄的晶圓反而改善了薄膜厚度和摻雜均勻性，盡管這可能取決于反應(yīng)器設(shè)備的設(shè)計(jì)。請(qǐng)注意，我們需要進(jìn)行更多輪的生長(zhǎng)實(shí)驗(yàn)才能建立具有統(tǒng)計(jì)顯著性的結(jié)論。然而，我們的初步研究表明，在外延生長(zhǎng)過(guò)程中使用更薄的 200 mm 晶圓不存在相關(guān)問(wèn)題。

由于薄型和厚型碳化硅 (SiC) 器件在加工化學(xué)和器件設(shè)計(jì)方面的相似性，我們的器件制造團(tuán)隊(duì)希望所有外延晶圓的表面狀態(tài)相似。為了驗(yàn)證是否如此，我們使用原子力顯微鏡（AFM）和共聚焦成像技術(shù)仔細(xì)檢查了我們的材料。用于測(cè)量短程粗糙度的 AFM 顯示，粗糙度性能相匹配，薄膜和厚膜的平均粗糙度（Ra）均小于 0.2 nm。根據(jù)共聚焦成像，厚膜的長(zhǎng)程粗糙度大于薄膜，平均粗糙度（Ra）約為 0.6 nm。

圖 3. 用于估算 500 μm 厚度和 350 μm 厚度 200 mm 襯底上生長(zhǎng) 74 μm 厚度外延層的器件可用面積的拼接圖像圖（帶有初步墨跡標(biāo)記）。顯示了 75-85% 的 5x5 可用區(qū)域。

這些發(fā)現(xiàn)與襯底厚度無(wú)關(guān)，盡管在共聚焦成像尺度上，稍微多一點(diǎn)的粗糙度在空間分布上略廣一些。這表明，就像摻雜和厚度均勻性一樣，表面粗糙度相對(duì)于晶圓厚度而言可能不是一個(gè)問(wèn)題。然而，有必要減少厚膜的表面粗糙度，并進(jìn)一步改進(jìn)空間依賴(lài)性。

由于更厚的外延層會(huì)導(dǎo)致更大的缺陷和更高的薄膜應(yīng)力，選擇更薄的襯底會(huì)加劇應(yīng)力問(wèn)題。因此，當(dāng)在更薄的襯底上生長(zhǎng)更厚的外延層時(shí)發(fā)現(xiàn)形狀問(wèn)題，我們并不感到驚訝。使用直徑 200 mm 的碳化硅 (SiC)，在 500 μm 厚度的襯底上生長(zhǎng) 13 μm 厚度的外延層會(huì)導(dǎo)致 20-40 μm 的彎曲度 (Bow)；將厚度增加到 115 μm，并將摻雜濃度降至 10^15 cm^-3 的中段，彎曲度會(huì)增加至 80 μm 左右。如果然后將襯底減薄至 350 μm，彎曲度會(huì)增加至 100 μm 以上，從而在器件制造過(guò)程中帶來(lái)處理錯(cuò)誤和晶圓破裂的風(fēng)險(xiǎn)。雖然 100 μm 的晶圓彎曲度與離子注入過(guò)程中可能發(fā)生的數(shù)百 μm 彎曲度相比似乎微不足道，但并非所有的制造工具都能從那個(gè)起點(diǎn)開(kāi)始處理。我們的觀(guān)點(diǎn)是，如果打算采用僅 350 μm 厚度的襯底來(lái)生長(zhǎng)更厚的外延層，可能需要做更多的工作來(lái)補(bǔ)償晶圓形狀問(wèn)題。

碳化硅 (SiC) 最大的缺點(diǎn)是其晶體生長(zhǎng)過(guò)程中固有的缺陷性以及相對(duì)容易形成缺陷。在晶錠生長(zhǎng)過(guò)程中產(chǎn)生并存在于襯底中的缺陷，要么通過(guò)生長(zhǎng)的延續(xù)，要么通過(guò)轉(zhuǎn)化為其他類(lèi)型的缺陷，傳播到外延層中。缺陷的來(lái)源可能是微管、穿透位錯(cuò) (threading dislocations)、堆垛層錯(cuò) (stacking faults)、表面制備造成的亞表面損傷，或者僅僅是清潔不充分導(dǎo)致的臟污表面；更一般地說(shuō)，任何破壞晶格自然堆疊的因素都會(huì)導(dǎo)致缺陷。例如，一種稱(chēng)為“三角形”的常見(jiàn)缺陷——它是一種晶體堆疊紊亂，表現(xiàn)為生長(zhǎng)表面可見(jiàn)的三角形——其尺寸隨著外延生長(zhǎng)而增大，從外延生長(zhǎng) 13 μm 時(shí)的 0.4 mm 長(zhǎng)增加到 115 μm 厚薄膜時(shí)的 3.2 mm。您可能會(huì)想，這有什么大不了的，因?yàn)槠骷ǔ３叽鐬?25 mm^2 或更大，所以一個(gè)三角形缺陷應(yīng)該只影響一兩個(gè)芯片。

正如我們已經(jīng)提到的，薄膜應(yīng)力隨著厚度以及薄膜與襯底之間的摻雜差異而增加。因此，加上碳化硅 (SiC) 基平面位錯(cuò) (basal plan dislocations) 非常低的形成能 (formation energy)，諸如三角形之類(lèi)的缺陷有可能產(chǎn)生基平面位錯(cuò)。這些位錯(cuò)從源缺陷處出現(xiàn)，沿著晶圓垂直滑移。因此，一個(gè)最初只影響一兩個(gè)器件的缺陷現(xiàn)在可能會(huì)影響五到十倍的芯片，從而大幅降低良率。

好消息是，通過(guò)精細(xì)管理外延生長(zhǎng)過(guò)程中晶圓上的溫度分布，可以減少過(guò)度的薄膜應(yīng)力。即使這種收益是以增加晶圓彎曲度為代價(jià)，這也使得能夠處理更薄的晶圓而不會(huì)增加薄膜缺陷。

不巧地是，并非我們所有的測(cè)量都特別順利。由于掃描不完整，我們最初關(guān)于帶有厚外延層的薄晶圓的最大彎曲度數(shù)值是不正確的。我們花了一點(diǎn)時(shí)間和精力，通過(guò)微小調(diào)整，克服了這個(gè)簡(jiǎn)單工具限制，糾正了這個(gè)錯(cuò)誤。

圖 4. 準(zhǔn)備進(jìn)行封裝的 10 kV 裸芯片。

我們還遇到了與缺陷自動(dòng)檢測(cè)相關(guān)的問(wèn)題，原因是檢測(cè)算法是針對(duì)不同尺寸的缺陷或更光滑的表面進(jìn)行訓(xùn)練的。這意味著我們將應(yīng)用于更薄外延層的準(zhǔn)確的缺陷分類(lèi)和數(shù)據(jù)采集方法，用在更厚外延薄膜的初期階段會(huì)遇到困難。

我們遇到的與晶圓彎曲度掃描和缺陷檢測(cè)相關(guān)的問(wèn)題并非不可克服。就缺陷而言，它們甚至與襯底厚度無(wú)關(guān)。然而，在這些技術(shù)能夠服務(wù)于大批量制造工藝之前，需要進(jìn)行干預(yù)和開(kāi)發(fā)。

總而言之，更薄的晶圓會(huì)導(dǎo)致形狀問(wèn)題，必須在外延生長(zhǎng)之前或生長(zhǎng)期間解決。但如果溫度分布和應(yīng)力得到有效管理，額外的應(yīng)力誘導(dǎo)缺陷應(yīng)該不會(huì)成為問(wèn)題。這聽(tīng)起來(lái)還不錯(cuò)，除了預(yù)測(cè)的良率看起來(lái)并不那么高，而且成本仍然很高。

為了說(shuō)明這一點(diǎn)，我們考慮用于 1200 V MOSFET 晶圓的 5 mm x 5 mm 器件。在這種情況下，可用面積超過(guò) 90%。但如果需要更厚的外延層，由于增大的面積效應(yīng)，可用面積會(huì)下降到 70% 左右。如果器件尺寸增加，根據(jù)簡(jiǎn)單的泊松統(tǒng)計(jì)，可用面積會(huì)進(jìn)一步下降?，F(xiàn)在，那片對(duì)于 1200 V MOSFET 可用面積超過(guò) 90% 的碳化硅 (SiC) 晶圓，對(duì)于 10 kV MOSFET 而言可能低于 40%，而這甚至是在外延片進(jìn)入器件制造廠(chǎng)之前。

圖 5. 高性能半橋 10 kV、 50 mΩ 全碳化硅 (SiC) 功率模塊。

可行的厚度？

讓我們回到最初的問(wèn)題：減薄碳化硅 (SiC) 襯底是否會(huì)限制使用更厚外延層制造高電壓器件的能力？嗯，也許吧……也許不會(huì)。很明顯，關(guān)鍵是要控制晶圓形狀并管理外延生長(zhǎng)應(yīng)力，以防止器件制造過(guò)程中的復(fù)雜情況，從而保持低成本。為了支持這些努力，需要進(jìn)行調(diào)整以確保測(cè)量和計(jì)量方法與當(dāng)前最佳實(shí)踐和行業(yè)標(biāo)準(zhǔn)保持連續(xù)性。但同樣非常重要的是，碳化硅 (SiC) 襯底制造商需要繼續(xù)專(zhuān)注于減少缺陷。如果沒(méi)有更低的缺陷濃度，器件尺寸和能力或器件良率將繼續(xù)需要權(quán)衡取舍，并且無(wú)論外延生長(zhǎng)過(guò)程如何優(yōu)化，成本都將保持高位。

最后，推動(dòng)碳化硅 (SiC) 襯底變得更薄的努力將繼續(xù)下去，因?yàn)榻档推涑杀救匀皇且粋€(gè)巨大的動(dòng)力。在此背景下，創(chuàng)新者將找到處理晶圓形狀的方法，襯底制造商將繼續(xù)降低缺陷密度，有助于提高器件良率并削減成本。

出于純粹的技術(shù)需求，對(duì)于更高電壓器件的使用將繼續(xù)提升，采用 10 kV MOSFET 或更高電壓的 IGBT 將為其鋪平道路。碳化硅 (SiC) 變革正逢其時(shí)！

此文章的中文翻譯僅供參考，相關(guān)信息請(qǐng)以英文原稿為準(zhǔn)。

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