一、PLL控制器

pll_controller.v 是一個PLL動態(tài)重配置控制器，用于根據不同的視頻模式(mode)動態(tài)配置Altera PLL IP的時鐘頻率參數。PLL動態(tài)重配置控制器的RTL視圖：

該模塊的信號接口說明如下表格：

PLL控制器里面設置了一個9個狀態(tài)的狀態(tài)機，它是一個典型的順序狀態(tài)機，用于控制Altera PLL IP的讀寫流程：

每個狀態(tài)要完成的任務如下：

下面是該控制模塊的時序圖：

這個時序是符合ALTPLL_RECONFIG IP的polling模式的時序的(參考Implementing Fractional PLL Reconfiguration with Altera PLL and Altera PLL Reconfig IP Cores 文檔Figure 2)。從時序圖可以看到:

在空閑狀態(tài)(狀態(tài)0)下，當檢測到模式改變信號時，設置輪詢模式，準備進入狀態(tài)1;

進入狀態(tài)1設置M計數器，寫入polling mode寄存器，準備進入狀態(tài)2;

進入狀態(tài)2設置N計數器，寫入M計數器值，準備進入狀態(tài)3;

進入狀態(tài)3設置C計數器，寫入N計數器值，準備進入狀態(tài)4;

進入狀態(tài)4設置帶寬，寫入C計數器值，準備進入狀態(tài)5;

進入狀態(tài)5設置電荷泵，寫入帶寬參數，準備進入狀態(tài)6;

進入狀態(tài)6設置啟動重配置，寫入電荷泵參數，準備進入狀態(tài)7;

進入狀態(tài)7，設置檢查狀態(tài)(即讀狀態(tài)寄存器)寫入重配置啟動命令，準備進入狀態(tài)8;

進入狀態(tài)8，讀取狀態(tài)寄存器，當bit0為1時代表重配置完成，準備返回狀態(tài)0。

另外，該控制器其中7個狀態(tài)里面都使用了write_count計數器來控制寫操作的持續(xù)時間，總共是3個周期：

第0個時鐘周期：設置拉高mgmt_write

第1個時鐘周期：mgmt_write保持高(用于總線傳輸)

第2個時鐘周期：mgmt_write拉低，準備切換到下一個狀態(tài)

二、分辨率切換模塊

vpg_mode.v是模式切換模塊，用于在多個預定義的VGA分辨率模式之間循環(huán)切換。該模塊包含的頭文件vpg.h預定義了這些模式：

vpg_mode.v的RTL視圖如下：

其中切換信號(vpg_mode_change和vpg_mode)可以連接到前面的vpg.v模塊的時序參數選擇器，以改變HDMI輸出的分辨率。

該模塊設置了兩種方式去切換模式：

1.通過按鍵KEY1：按下按鈕(上升沿)切換。

2.自動切換：在復位后的一段時間(第9個clk_en有效時鐘周期)自動切換一次。

分辨率切換是從最高分辨率(FHD_1920x1080p60)切換到最低分辨率(VGA_640x480p60)，然后形成循環(huán)：