WM1824B：高性能24位192kHz立體聲DAC的設(shè)計指南

在電子音頻設(shè)備的設(shè)計中，數(shù)模轉(zhuǎn)換器（DAC）的性能對音頻質(zhì)量起著關(guān)鍵作用。今天我們要深入探討的是Wolfson Microelectronics推出的WM1824B 24位192kHz立體聲DAC，它能為我們帶來怎樣的音頻體驗和設(shè)計便利呢？

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一、產(chǎn)品概述

WM1824B是一款集成電荷泵的立體聲DAC，僅需單一3.3V電源軌就能提供2Vrms的線路驅(qū)動輸出。其獨(dú)特的接地參考輸出設(shè)計，搭配直流伺服功能，不僅省去了線路驅(qū)動耦合電容，還能有效消除開機(jī)時的爆音和咔嗒聲。該器件通過硬件控制接口進(jìn)行控制和配置，支持8kHz至192kHz的所有常見音頻采樣率，音頻接口工作在從模式，并且擁有3.3V耐受的數(shù)字接口，方便連接邏輯電平高達(dá)3.3V的設(shè)備。它采用16引腳TSSOP封裝，工作溫度范圍為 -40°C至85°C。

二、產(chǎn)品特性亮點(diǎn)

（一）卓越的音頻性能

• 高信噪比（SNR）：‘A加權(quán)’SNR高達(dá)106dB，能有效降低背景噪聲，讓音頻更加純凈。
• 低總諧波失真（THD）：在 -1dBFS時，THD低至 -87dB，確保音頻信號的高保真度。
• 高靜音衰減：靜音衰減達(dá)到120dB，在需要靜音時能提供出色的效果。

  （二）寬采樣率支持

  支持8kHz至192kHz的所有常見采樣率，滿足不同音頻應(yīng)用的需求。

  （三）簡潔的控制方式

  采用硬件控制模式，方便工程師進(jìn)行電路設(shè)計和調(diào)試。

  （四）低直流偏移

  線路輸出的直流偏移小于1mV，保證音頻信號的準(zhǔn)確性。

  （五）爆音/咔嗒聲抑制

  具備上電/下電序列器，有效抑制爆音和咔嗒聲，提升用戶體驗。

  （六）單電源供電

  AVDD、LINEVDD和DBVDD可在 +3.3V ±10%的范圍內(nèi)工作，實現(xiàn)單電源供電，簡化電路設(shè)計。

三、引腳配置與說明

四、電氣特性與性能指標(biāo)

（一）模擬輸出電平

在0dBFS時，輸出電平典型值為2.1×AVDD/3.3（Vrms），負(fù)載阻抗要求不小于1kΩ，無外部RC濾波器時負(fù)載電容不超過300pF，使用推薦濾波器時負(fù)載電容可達(dá)1μF。

（二）DAC性能指標(biāo)

• 信噪比（SNR）：在RL = 10kΩ時，‘A加權(quán)’典型值為106dB，未加權(quán)典型值為104dB。
• 動態(tài)范圍（DNR）：在RL = 10kΩ時，‘A加權(quán)’典型值為104dB。
• 總諧波失真（THD）： -1dBFS時為 -87dB，0dBFS時為 -84dB。
• 電源抑制比（PSRR）：100Hz、1kHz時為54dB，20kHz時為50dB。
• 聲道分離度：1kHz時為100dB，20Hz至20kHz時為95dB。
• 系統(tǒng)絕對相位：為0度。
• 聲道電平匹配：小于0.1dB。
• 靜音衰減：為 -120dB。
• 直流偏移：LINEVOUTL和LINEVOUTR的直流偏移小于1mV。

  （三）數(shù)字邏輯電平

  輸入高電平（VIH）為0.7×DBVDD，輸入低電平（VIL）為0.3×DBVDD，輸入電容為10pF，輸入泄漏電流在 -0.9μA至0.9μA之間。

五、信號時序要求

（一）系統(tǒng)時鐘時序

主時鐘周期（tMCLKY）為27 - 500ns，高電平時間（tMCLKH）和低電平時間（tMCLKL）均不小于11ns，占空比在40:60至60:40之間。

（二）音頻接口時序

BCLK周期（tBCY）不小于27ns，高電平脈沖寬度（tBCH）和低電平脈沖寬度（tBCL）均不小于11ns。LRCLK相對于BCLK上升沿的建立時間（tLRSU）為7ns，保持時間（tLRH）為5ns。DACDAT相對于LRCLK上升沿的保持時間（tDH）為5ns，相對于BCLK上升沿的建立時間（tDS）為7ns。同時，BCLK周期應(yīng)不小于MCLK周期，為獲得最佳SNR性能，BCLK轉(zhuǎn)換應(yīng)圍繞MCLK上升沿居中。

六、電源管理與復(fù)位

（一）功耗測量

在不同采樣率和工作模式下，功耗有所不同。例如，在48kHz采樣率下，待機(jī)模式（MUTE = 0）總功耗為2.32mA，播放模式（MUTE = 1）總功耗為10.72mA。

（二）上電復(fù)位電路

WM1824B內(nèi)置上電復(fù)位（POR）電路，由AVDD供電，輸入為VMID和LINEVDD。當(dāng)VMID或LINEVDD低于最低閾值時，POR被拉低，芯片處于復(fù)位狀態(tài)；當(dāng)VMID和AVDD上升到一定值后，POR釋放為高電平，可訪問控制接口和音頻接口。

七、數(shù)字音頻接口與數(shù)據(jù)處理

（一）接口格式

支持I2S音頻數(shù)據(jù)格式，MSB優(yōu)先。在I2S模式下，MSB在LRCLK轉(zhuǎn)換后的第二個BCLK上升沿出現(xiàn)，其余位按順序傳輸。

（二）采樣率支持

支持MCLK與LRCLK的比率為128fs至1152fs，采樣率范圍為8kHz至192kHz。在采樣率變化時，若MCLK與LRCLK的比率在1026個LRCLK周期內(nèi)變化多次，建議在采樣率變化前將設(shè)備置于待機(jī)或關(guān)閉狀態(tài)，直到變化完成。

八、應(yīng)用與設(shè)計建議

（一）應(yīng)用領(lǐng)域

適用于需要2Vrms輸出的消費(fèi)類數(shù)字音頻應(yīng)用，如游戲機(jī)、機(jī)頂盒、A/V接收器、DVD播放器和數(shù)字電視等。

（二）推薦外部組件

設(shè)計時建議使用單一公共接地平面，若無法實現(xiàn)，需優(yōu)化分割接地配置以提高音頻性能。電荷泵反激電容C5應(yīng)盡量靠近WM1824B放置，然后依次是電荷泵去耦電容C1、LINEVDD和VMID去耦電容。同時，應(yīng)選擇低等效串聯(lián)電阻（ESR）的電容以獲得最佳性能。

（三）模擬低通濾波器

若設(shè)備驅(qū)動寬帶放大器，建議使用外部單極點(diǎn)RC濾波器。推薦的濾波器在105.26kHz處有 -3dB截止頻率，在20kHz處有0.15dB的衰減。

綜上所述，WM1824B以其高性能、簡潔的設(shè)計和廣泛的應(yīng)用適應(yīng)性，為電子工程師在音頻設(shè)備設(shè)計中提供了一個優(yōu)秀的選擇。大家在實際應(yīng)用中是否也遇到過類似DAC的設(shè)計挑戰(zhàn)呢？歡迎在評論區(qū)分享經(jīng)驗。