在工業(yè)控制和數(shù)據(jù)采集場景中，處理器與 FPGA 之間的高速數(shù)據(jù)交換是一個常見需求。傳統(tǒng)方案通常采用SPI（速度受限，一般 < 10Mbps）或?PCIE（帶寬高但引腳多、設計復雜）。有沒有一種方案，既能達到?幾十 MB/s 的帶寬，又只需要少量引腳，設計簡單？

今天分享一個基于睿擎派 RC3506的方案——利用 RK3506 芯片內置的DSMC（Double Data Rate Serial Memory Controller）總線，與 PGL22GB FPGA 實現(xiàn) 高速通信，完整演示從硬件連接到代碼驗證的全流程。

一、DSMC 是什么？

DSMC（Double Data Rate Serial Memory Controller）是瑞芯微 SoC 內部的一種高速存儲與本地總線控制器，支持通過 DDR（雙倍數(shù)據(jù)速率）方式與外部 PSRAM 或 LocalBus 設備（如 FPGA）進行數(shù)據(jù)通信。

DSMC 核心特性

二、硬件準備

連接方式

RC-PI-3506 開發(fā)板與 FPGA 擴展板通過 DSMC 接口連接：

睿擎派 RC3506 與 PGL22GB FPGA 擴展板連接示意

睿擎派 RC3506 開發(fā)板

三、DSMC 讀寫原理

3.1 內存映射

DSMC 將外部設備映射到處理器的物理地址空間，軟件可以通過直接讀寫內存地址的方式訪問 FPGA：

處理器地址空間 │ ├── 0xC0000000 ──→ DSMC CS0 區(qū)域（FPGA RAM） │ 16KB 可讀寫 │ └── 其他外設...

3.2 讀寫流程

寫入流程：

1.處理器執(zhí)行 writel(data, 0xC0000000 + offset)2.DSMC 控制器將數(shù)據(jù)通過 DDR 串行總線發(fā)送給 FPGA3.FPGA LocalBus 接口接收數(shù)據(jù)，寫入內部 RAM

讀取流程：

1.處理器執(zhí)行 readl(0xC0000000 + offset)2.DSMC 控制器向 FPGA 發(fā)送讀請求3.FPGA LocalBus 接口從內部 RAM 讀出數(shù)據(jù)，返回給 DSMC4.DSMC 控制器將數(shù)據(jù)返回給處理器

3.3 關鍵約束

4字節(jié)對齊訪問：RK3506 的 DSMC 讀寫必須 4 字節(jié)對齊，即地址必須是 4 的倍數(shù)

默認頻率 12MHz：可在設備樹中修改，但需確保 FPGA 側時序匹配

8 位寬模式：當前示例使用 8 線傳輸，可配置為 16 線提升帶寬

四、代碼實戰(zhàn)

4.1 示例代碼結構

完整示例代碼位于 SDK 的 02_peripheral_dsmc 目錄，核心邏輯如下：

staticinttest_dsmc_read_write(void){ inti; interr_count =0; rt_uint64_tt_start, t_end; rt_uint64_twrite_cycles, read_cycles; constintWORD_NUM =4*1024; // 4K word = 16KB uintptr_tBASE_ADDR =0xC0000000; // DSMC CS0 基地址 rt_uint32_t*write_buf =rt_malloc(WORD_NUM *4); rt_uint32_t*read_buf =rt_malloc(WORD_NUM *4); if(!write_buf || !read_buf) { rt_kprintf("malloc failed!\n"); return-1; } // 準備測試數(shù)據(jù) for(i =0; i < WORD_NUM; i++)? ? {? ? ? ? write_buf[i] =?0x12345678?+ i;? ? }? ? // ========== 寫入測試 ==========? ? t_start =?rt_hw_global_timer_get();? ? for?(i =?0; i < WORD_NUM; i++)? ? {? ? ? ? writel(write_buf[i], BASE_ADDR + i *?4);?// 4字節(jié)對齊寫入? ? }? ? t_end =?rt_hw_global_timer_get();? ? write_cycles = t_end - t_start;? ? // ========== 讀取測試 ==========? ? t_start =?rt_hw_global_timer_get();? ? for?(i =?0; i < WORD_NUM; i++)? ? {? ? ? ? read_buf[i] =?readl(BASE_ADDR + i *?4);? ? }? ? t_end =?rt_hw_global_timer_get();? ? read_cycles = t_end - t_start;? ? // ========== 數(shù)據(jù)校驗 ==========? ? for?(i =?0; i < WORD_NUM; i++)? ? {? ? ? ? if?(read_buf[i] != write_buf[i])? ? ? ? {? ? ? ? ? ? err_count++;? ? ? ? ? ? rt_kprintf("ERR[%d]: R=0x%08X W=0x%08X\n",? ? ? ? ? ? ? ? ? ? ? ? i, read_buf[i], write_buf[i]);? ? ? ? ? ? if?(err_count >10) { rt_kprintf("......\n"); break; } } } // ========== 性能統(tǒng)計 ========== floatwrite_time_us = (float)write_cycles /24.0f; // 24MHz 定時器 floatread_time_us = (float)read_cycles /24.0f; floattotal_bytes = WORD_NUM *4.0f; floatwrite_speed = (total_bytes / (1024*1024)) / (write_time_us /1e6); floatread_speed = (total_bytes / (1024*1024)) / (read_time_us /1e6); if(err_count ==0) { rt_kprintf("\n==== DSMC TEST PASS ====\n"); rt_kprintf("Write: %lu cycles, %.2f us, %.2f MB/s\n", write_cycles, write_time_us, write_speed); rt_kprintf("Read : %lu cycles, %.2f us, %.2f MB/s\n", read_cycles, read_time_us, read_speed); } else { rt_kprintf("\n==== DSMC TEST FAIL ====\n"); rt_kprintf("Error count: %d\n", err_count); } rt_free(write_buf); rt_free(read_buf); return0;}MSH_CMD_EXPORT(test_dsmc_read_write, test dsmc read write);

4.2 關鍵代碼解析

① 基地址定義

uintptr_tBASE_ADDR =0xC0000000; // DSMC CS0 區(qū)域

DSMC 的 CS0 片選對應的物理地址是 0xC0000000，軟件直接讀寫該地址即可訪問 FPGA。

② 4 字節(jié)對齊訪問

writel(write_buf[i], BASE_ADDR + i *4); // 每次寫入4字節(jié)read_buf[i] = readl(BASE_ADDR + i *4); // 每次讀取4字節(jié)

RK3506 的 DSMC 控制器要求訪問地址 4 字節(jié)對齊，因此使用 writel/readl 函數(shù)，偏移量每次增加 4。

③ 性能測量

t_start = rt_hw_global_timer_get(); // 獲取硬件定時器計數(shù)值// ... 執(zhí)行寫入或讀取 ...t_end = rt_hw_global_timer_get();cycles = t_end - t_start;time_us = cycles / 24.0f; // 定時器頻率 24MHz

通過硬件定時器精確測量讀寫耗時，計算出實際帶寬。

五、運行結果

將示例工程編譯下載到睿擎派 RC3506，在串口終端執(zhí)行：

msh/>test_dsmc_read_write

輸出結果：

==== DSMC TEST PASS ====Write: 73640 cycles, 3068.33 us, 5.09 MB/sRead : 240044 cycles, 10001.83 us, 1.56 MB/s

結果解讀：

寫入帶寬達到5MB/s，讀取帶寬1.5MB/s，通過調整demo的時序和位寬，以及dma的加持，帶寬可以達到200MB/s。

六、FPGA 工程說明

6.1 FPGA 實現(xiàn)的功能

FPGA 側實現(xiàn)了一個LocalBus Server，功能如下：

接收 DSMC 發(fā)來的寫請求，將數(shù)據(jù)存入 16KB 內部 RAM

響應 DSMC 的讀請求，從 RAM 中讀出數(shù)據(jù)返回

提供狀態(tài) LED 指示通信活動

6.2 FPGA 工程遷移

如果需要將 FPGA 工程遷移到不同版本的 IDE，步驟如下：

在目標 IDE 上創(chuàng)建 PGL22GB-6MBG324 工程

添加源文件：dsmc.fdc、dsmc_port.v、led.v

配置 RAM 和 PLL IP 核

RAM IP 核配置：

PGL22GB RAM IP 核配置：16KB 容量，32 位數(shù)據(jù)寬度

PLL IP 核配置：

PGL22GB PLL IP 核配置：生成 DSMC 所需時鐘

七、設備樹配置

DSMC 的引腳復用和時鐘頻率在設備樹中配置：

&dsmc { status ="okay"; clock-frequency = <12000000>; /* 12MHz，可修改 */ pinctrl-names ="default"; pinctrl-0= <&dsmc_pins>; dsmc_pins: dsmc-pins { pins ="GPIO0_A0","GPIO0_A1","GPIO0_A2","GPIO0_A3", "GPIO0_A4","GPIO0_A5","GPIO0_A6","GPIO0_A7", "GPIO0_B0","GPIO0_B1"; function="dsmc"; };};

注意事項：

修改 clock-frequency 后，需同步修改 FPGA 側 PLL 配置

引腳復用配置需與硬件原理圖對應

當前示例使用 CS0，如需使用其他片選需修改設備樹

八、工程實現(xiàn)說明

當前 DSMC 為8 位寬模式，開啟 DSMC 的 CS0 的 FIFO region

默認頻率為12MHz，在示例工程的 board.dts 中可修改

除 DSMC 的引腳復用與時鐘，其他配置暫時不支持修改

DSMC 的 DMA 以及中斷暫時不支持開啟

九、應用場景

DSMC 與 FPGA 高速通信的典型應用場景：

十、總結

這篇文章完整演示了睿擎派 RC3506 通過 DSMC 總線與 FPGA 實現(xiàn)高速通信：

理解 DSMC 的工作原理和內存映射機制

掌握 DSMC 與 FPGA 的硬件連接方式

學會使用 writel/readl 直接讀寫 DSMC 地址空間

完成 16KB 數(shù)據(jù)的讀寫測試和校驗

了解 FPGA 工程的配置和遷移方法

DSMC 為處理器與 FPGA 之間提供了一種帶寬適中、設計簡單、引腳可控的高速通信方案，非常適合工業(yè)控制和數(shù)據(jù)采集場景。