超高算力時代

數(shù)據(jù)中心高速互聯(lián)物理層挑戰(zhàn)與測試演進

隨著生成式數(shù)據(jù)中心，人工智能（GenAI）、大型語言模型（LLM）集群規(guī)模的指數(shù)級膨脹，全球算力基礎(chǔ)設(shè)施正經(jīng)歷著自互聯(lián)網(wǎng)誕生以來最大規(guī)模的重構(gòu)。在這一進程中，計算能力的瓶頸已不再僅僅是GPU的單點算力，而是數(shù)據(jù)如何在成千上萬個計算節(jié)點之間高效、無損地傳輸。為了打破“I/O墻”，數(shù)據(jù)中心網(wǎng)絡(luò)互連速率正以驚人的速度從400G向800G，并全面向1.6T（Terabit Ethernet）演進。

然而，當單通道波特率飆升至112 Gaud甚至更高（224 Gbps PAM4）時，摩爾定律在物理層的延續(xù)遭遇了前所未有的阻擊。在這樣的奈奎斯特頻率（Nyquist Frequency）下，哪怕是極其微小的通道損耗、阻抗不匹配或電源紋波，都會導(dǎo)致接收端眼圖徹底閉合。

本文將結(jié)合當前最新的100G/400G/800G/1.6T物理層總線發(fā)展脈絡(luò)，深度解讀測試生態(tài)的演化和最新進展，并闡述在如此嚴苛的標準下，誤碼儀如何迎接挑戰(zhàn)，完成接收機（RX）的測試與驗證。

800G/1.6T

高速互連物理層技術(shù)的演進路線

數(shù)據(jù)中心和光模塊速率的演進，從早期的10G NRZ到如今的224G PAM4，物理層編碼與調(diào)制技術(shù)發(fā)生了根本性的范式轉(zhuǎn)移。

下圖是高速交換芯片的Serdes接口密度，接口的速率以及接口數(shù)量的演化趨勢。 單波100G （106.25Gbps）是目前的主流應(yīng)用，而單波速率200G （224Gbps）也就是1.6T的接口正在逐步推向市場。

從100G到1.6T：波特率與調(diào)制格式的演化

100G時代 (4x25G NRZ / 1x100G PAM4)

早期100G主要依賴4個25 Gbps的NRZ（非歸零編碼）通道。隨著技術(shù)發(fā)展，單通道100G PAM4（53 GBaud）被引入，通過4個電壓電平在每個符號（Symbol）中傳輸2比特數(shù)據(jù)，從而在相同帶寬下實現(xiàn)了速率翻倍。

400G時代 (8x50G / 4x100G PAM4)

IEEE 802.3bs和802.3cu標準確立了PAM4在高速互連中的統(tǒng)治地位。此時，前向糾錯（FEC，如KP4 RS-FEC）成為強制要求，因為PAM4的信噪比（SNR）天然比NRZ劣化約9.6dB，物理層呈現(xiàn)出極高的誤碼本底（Pre-FEC BER通常在1E-4到1E-6之間）。

800G時代 (8x100G PAM4)

基于IEEE 802.3df標準，采用8條112 Gbps（53 GBaud PAM4）的物理通道。該階段見證了可插拔光模塊（如OSFP, QSFP-DD800）的飛速發(fā)展，同時LPO（線性驅(qū)動可插拔光學器件）和CPO概念開始逐漸普及，以降低DSP帶來的巨大功耗。

1.6T時代 (8x200G PAM4)

當前最新的IEEE P802.3dj標準，核心是將單通道速率提升至224 Gbps（112 GBaud PAM4）。這是一個極具挑戰(zhàn)性的物理極限，奈奎斯特頻率高達56 GHz，傳統(tǒng)的PCB板材（如Megtron6）和過孔設(shè)計面臨巨大的插損挑戰(zhàn)。

下圖是典型光模塊的速率發(fā)展演化趨勢圖，可以看出目前主流速率都采用QSFP-DD和OSFP的光模塊形式。

表1：高速太網(wǎng)物理層標準與技術(shù)演進對比

224G PAM4：逼近物理極限的信道

• 在224 Gbps下，信號的一個單位間隔（UI）僅為 4.46 皮秒（ps）。這意味著即使是極微小的走線長度差異（Skew）或微米級的連接器殘樁（Stub），都會造成破壞性的碼間干擾（ISI）。此外，由于帶寬極高，接收端（RX）的連續(xù)時間線性均衡器（CTLE）和判決反饋均衡器（DFE）必須具備極強的補償能力，這也使得針對RX的容限測試面臨巨大挑戰(zhàn)。

最新IEEE 802.3ck和802.3dj標準

對測試的要求與技術(shù)挑戰(zhàn)

隨著IEEE P802.3dj工作組的推進，1.6T以太網(wǎng)（基于單通道200G/224G PAM4）的物理層一致性測試的要求逐漸清晰。

壓力眼圖校準

是測試DUT余量的前提

驗證800G/1.6T接收機合規(guī)性的核心是“壓力測試”：向DUT（被測設(shè)備）輸入一個包含了所有最壞情況物理損傷的壓力信號，觀察其是否能正常工作。這個無論是在設(shè)計周期，還是預(yù)量產(chǎn)的周期都是至關(guān)重要的一個測試環(huán)節(jié)。

校準這個壓力信號需要極高的精度，包含了：

寬帶隨機抖動（RJ）：模擬VCO/PLL和TX發(fā)送器的本底抖動。

低頻正弦抖動（SJ）：模擬低頻干擾。

高頻周期抖動（PJ）：模擬高頻時鐘相噪干擾。

有界不相關(guān)抖動（BUJ）：模擬相鄰?fù)ǖ赖拇當_（Crosstalk）。

表2：800G/1.6T 接收機合規(guī)性壓力測試關(guān)鍵參數(shù)與機理

突發(fā)誤碼與級聯(lián)FEC

的引入

在單通道224 Gbps速率下，信道極其脆弱，諸如DFE（判決反饋均衡器）的錯誤傳播（Error Propagation）或外界的瞬態(tài)電磁干擾，會導(dǎo)致誤碼不再是隨機分布的，而是成串出現(xiàn)的突發(fā)誤碼（Burst Errors）。

傳統(tǒng)的單級RS(544,514) KP4 FEC雖然強大，但在面對長串突發(fā)誤碼時會被“擊穿”，導(dǎo)致鏈路掉線。因此，IEEE 802.3dj引入了內(nèi)部FEC（FECi, Inner FEC）或級聯(lián)FEC機制。

測試挑戰(zhàn)：

誤碼儀（BERT）不僅需要統(tǒng)計原始的物理層誤碼率（Pre-FEC BER），更必須具備深度的FEC分析能力，能夠捕捉誤碼的空間分布（Error Distribution）。

誤碼儀（BERT）

在800G/1.6T測試中的應(yīng)用

面對復(fù)雜的測試生態(tài)、高昂的KGD晶圓測試成本以及1.6T嚴苛的物理規(guī)范，支持高級抖動注入的多通道BERT成為了整個研發(fā)和驗證環(huán)節(jié)中唯一能夠提供全面驗證物理層的設(shè)備。 下圖是針對Host Input測試場景的示意圖。

800G/1.6T物理層測試對誤碼儀的要求

滿足標準要求的波特率輸出：支持高達224Gbps的速率，以覆蓋裕量測試需求。

超高的輸出信號質(zhì)量：支持高保真度的輸出眼圖和極低的本底抖動。

標準要求的高級抖動注入：能夠在誤碼儀的碼型發(fā)生器內(nèi)實現(xiàn)寬帶RJ、低頻SJ, 高頻PJ、BUJ的注入。

多通道： 支持X4或者X8通道，滿足光模塊，AEC, ACC的測試需求。

內(nèi)置FEC分析：在物理層面支持突發(fā)誤碼統(tǒng)計和虛擬FEC分析。

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800G/1.6T 光電接收機（RX）標準測試流程概覽

無論是測試CPO的光學引擎、高速SerDes IP還是可插拔的800G光模塊，利用BERT進行接收機壓力測試的流程必須嚴謹規(guī)范，通常包含以下五個核心步驟：

表3：利用誤碼儀進行 1.6T 接收機合規(guī)性驗證的標準流程

下圖是通過高級抖動注入創(chuàng)建的壓力眼實例，抖動直方圖顯示額外的周期抖動的分布。

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應(yīng)對突發(fā)誤碼的調(diào)試分析

在實際應(yīng)用中，很多800G/1.6T鏈路的失效并非因為長期平均誤碼率超標，而是由于DFE錯誤傳播引發(fā)的短時間劇烈誤碼暴增。當BERT檢測到這種現(xiàn)象時，高級的應(yīng)用測試通常要求改變BERT發(fā)送端的灰度編碼（Gray Mapping）和預(yù)編碼（Pre-coding）模式。誤碼儀的深度診斷日志能夠精確定位是哪一個Tap的均衡器權(quán)重設(shè)置不當導(dǎo)致了反饋環(huán)路的震蕩，從而為硬件設(shè)計師提供底層的調(diào)優(yōu)依據(jù)。

展望

從400G的穩(wěn)步推進到1.6T的狂飆突進，數(shù)據(jù)中心互連技術(shù)正在經(jīng)歷一場物理層面的飛躍。隨著高速SerDes技術(shù)與光通信產(chǎn)業(yè)鏈的全面崛起，對多通道高級抖動注入誤碼儀的需求比以往任何時候都更為迫切。傳統(tǒng)的誤碼儀雖然支持高級抖動注入可以進行壓力眼校準，但是價格昂貴，并且通道數(shù)單一，無法滿足800G/1.6T的測試覆蓋。低端誤碼儀因為不支持基礎(chǔ)的各種高級抖動注入和壓力眼校準，只能作為基本單一功能的碼流儀使用。

中星聯(lián)華通過提供高達224G的測試能力、多通道，以及完善的抖動容限測試體系，測試儀器正深度融入全球1.6T測試生態(tài)圈，為算力基礎(chǔ)設(shè)施的高質(zhì)量建設(shè)與大規(guī)模交付，提供著堅實、可靠的核心互連驗證底座。