在模擬信號或者模擬數(shù)字混合信號應用領域，任意波形發(fā)生器 (AWG)有著非常普遍和廣范的應用。比如產生激勵信號來模擬某種傳感器，例如汽車碰撞實驗的復現(xiàn)，或者產生高速模擬信號 來測試某種芯片的功能。從簡單的正弦波產生到復雜一點的AM/ FM調制信號，再到更加復雜的 QAM 調制信號等都有著任意波形發(fā)生器的應用。今天我們介紹的ADI 任意波形發(fā)生器解決方案，該方案側重于帶寬 300 MHz 以下的應用場合。

任意波形發(fā)生器的設計難點

高速大幅度

高速運放很多，但是能輸出大幅度的很少，所以有些高速信號放大電路需要借助分立三極管來實現(xiàn)，這樣就使得設計難度大大增加。

平坦的通帶特性

通帶平坦度不夠好會導致波形失真，正弦波可以用幅度補償來優(yōu)化平坦度，但是任意波形是做不到這一點的，所以一款性能優(yōu)秀的信號源，它的硬件電路一定是有著出色的平坦度指標。

低噪聲

想要產生1 mV p-p甚至更小幅度的信號，信噪比指標是繞不過去的問題，需要至始至終考慮到整個產品的設計中去。

低抖動的方波、脈沖波

純DDS架構產生的方波會在非fsa/n頻率輸出時，有著最多1/fsa的抖動，那是巨大的可見的抖動，所以通常是不能被接受的，必須通過一些特殊的方式來去除這種抖動。使用可變采樣率的逐點輸出波形發(fā)生器不存在這個問題。

觸發(fā)通道與模擬通道之間的抖動

觸發(fā)輸出與模擬通道輸出之間的抖動主要來自于數(shù)字信號和模擬信號的對齊問題。觸發(fā)輸出來自FPGA產生的數(shù)字信號，當非 fsa/n頻率輸出時，它是無法與模擬信號相位過零點對齊的，所以會產生周期性抖動。觸發(fā)輸入與模擬通道輸出之間的抖動是由于外部觸發(fā)輸入信號是隨機的，它多數(shù)情況下無法對齊FPGA 采樣主時鐘，所以從觸發(fā)信號采樣轉換到模擬輸出有著明顯的 抖動。

兩通道相位對齊

原本來自同一時鐘芯片的時鐘供給兩個DAC，layout時延控制好一點，容易實現(xiàn)兩個通道的相位同步。但實際上高速DAC內部有DLL，每次上電之后的初始相位可能會發(fā)生變化，所以想要做到ps級別的相位對齊依然是比較有挑戰(zhàn)性的。對于這個問題，使用雙通道的DAC要簡單很多，但是通道隔離度的指標可能會變差。

來自 ADI 的解決方案

系統(tǒng)框圖——這是任意波形發(fā)生器系統(tǒng)框圖，后面會根據它來一一介紹ADI的整體方案。

圖 1.AWG 系統(tǒng)框圖。

時鐘電路

AWG通常對信號的抖動指標要求頗高，所以推薦超低抖動的時鐘芯片，例如 LTC6952 或者 HMC7044。除了提供給高速DAC的GHz 時鐘外，還需要提供FPGA主時鐘200 MH至300 MHz和用于FPGA 與DDR接口IP時鐘200 MHz至300 MHz。同時為了滿足相位對齊等要求，需要支持ps級別的模擬延時調整能力……更多介紹請下載本方案完整文檔

處理器和隔離接口

如果AWG要設計成通道浮地輸出的話，那么MCU適合放在接大 地的機殼地端，那樣可以簡化GPIB/USB/LCD等對外接口(無需隔 離設計)。例如推薦的MCU ADSP-BF70x有豐富的外部接口和較快 的處理速度。AWG浮地輸出能力是一種相對比較安全的設計， 哪怕被測物(DUT)不是工作在以大地為參考電平之上的，也不 會損壞DUT或者AWG自身。DAC和模擬電路可以用浮地的隔離供電，這樣可以使FPGA和MCU之間的通訊接口數(shù)量最簡化……更多介紹請下載本方案完整文檔

任意波形的生成

最常見的AWG是基于DDS(直接數(shù)字合成)架構的FPGA+DAC，例如 要實現(xiàn)2.5 GSPS的AWG,就需要在FPGA內部并行運行10組DDS，每 組DDS的時鐘為250 MHz，每組初始相位間隔36度，每組DDS都 使用相同的波形查找表LUT，最后把生成的數(shù)據并串轉換合成 2組高速的1.25 Gbps 14通路的LVDS數(shù)據發(fā)送給DAC。2.5 GSPS這個 級別使用比較普遍的DAC是AD9739，另外LTC2000/LTC2000A也有 著很好的SFDR性能。對于雙通道的DAC可以參考2.25 GSPS 16-bit 的AD9152 和性價比突出的1.23 GSPS 14-bit AD9121，對于雙通道 的DAC，數(shù)據接口通常是共享的，所以要留意獨立通道數(shù)據的 最高更新率……更多介紹請下載本方案完整文檔

備注1

方波脈沖波去抖動，可以考慮把上升下降沿用斜線來處 理，要確保至少每個快沿上要有2個點生成，2點才能構成一條 直線。這個時候快沿就真正變成了模擬信號，而不是直接0 1跳 變的類似數(shù)字波形，然后配合外部濾波器可以將抖動控制在一 定范圍之內。

備注2

關于高速信號鏈Layout的一點小技巧，如果高速電路里 有較大R的存在，就要考慮如何減少它周邊的寄生電容C，RC構成的低通濾波會嚴重降低信號帶寬。例如高速運放的反饋電阻 通常是幾百歐左右，那么這個電阻下面的地層或者電源層就需 要鏤空處理，減少寄生電容……更多技巧 請下載本方案完整文檔

自校準和直流參數(shù)設置

通常室溫超過一個變化范圍，儀器就需要重新校準一次。ADC2用 于自校準的實現(xiàn)，模擬輸出的最后一個繼電器的另一端可以用作 自校準功能，主要校準信號在不同檔位的幅度和偏置。AD7124-4 是一顆24-bit的多通道輸入ADC，它還內帶PGA，另外直接支持 ±1.8 V供電，這樣就不用外部增加level shift的運放，也避免了外 部運放引入的誤差。DAC2主要用于設置幅度調節(jié)，直流偏置調 節(jié)，輸出電流門限調節(jié)和微調VCO電壓等工作。通常要選擇16-bit 的DAC,例如AD5362，LTC2666-16，AD5676等。關于電壓參考，推 薦LT6657，具有較低的1.5 ppm/°C溫漂系數(shù)。另外對于交流信號 的自校準主要是指兩個通道的相位對齊，可以通過PD相位檢測 器件來實現(xiàn)，推薦使用AD8302，2.7 GHz輸入帶寬，10 mV/度直流 輸出，小于1度的非線性。

外部調制信號

外部調制信號的輸入可以簡單分為兩類，一類是純模擬信號需 要ADC采樣，例如AM/FM調制等。另外一類其實是脈寬信號，簡 單信號調理一下就可以直接送給FPGA使用，不需要經過ADC， 例如ASK/FSK調制等。ADC采樣過程會有不可避免的INL/DNL誤 差，所以要選擇比模擬通路DAC 14-bit高2-bit的 ADC。而且它有一 定的實時采樣需求，所以推薦整合度比較高的SAR ADC ADAQ7980 或者AD4000， ADI也有其他更高帶寬的ADC，可以根據實際需求來選擇。A2運放可以選擇高速一點的電流反饋運放LT1395用于 脈寬波的調理。

觸發(fā)輸入輸出

觸發(fā)輸入輸出端口的設計有一定的難度，主要體現(xiàn)在如何去除 和模擬通道輸出信號之間的抖動。觸發(fā)輸入信號端口有可能是 個模擬信號，所以需要高速比較器來轉換成數(shù)字電平，例如 ADCMP605，直接差分輸出給FPGA，可以減少過長信號路徑導致 對模擬通道的串擾……更多介紹請下載本方案完整文檔

電源框圖 ——AWG 的電源拓撲參考圖如下，主要以高整合度和低噪聲的電源 芯片為主。

圖 2. AWG 電源拓撲圖

信號源類的產品要求噪聲越低越好，信噪比越高越好。然而供 電多數(shù)來自ac至dc或者dc至dc電源，本身就有很多的開關噪聲 和高頻尖刺，所以對于LDO的選擇主要考量PSRR指標，最好是選擇有寬頻抑制能力的，那樣就可以最大程度抑制dc至dc的紋 波和其諧波。比較推薦的一顆LDO是LT3045-1，它在10 MHz處依然有著50 dB以上的PSRR。對于供電電流比較大，電壓路數(shù)也比 較多的FPGA應用場合，推薦選用LTM4643/LTM4644這樣的電源模 塊，簡化layout面積和設計難度，一片就可以滿足多數(shù)FPGA的供 電需求。對于DDR3之類的供電比較特殊，需要用到 VTT Termination 電壓，LT3618就是這樣一顆能滿足DDR3的專用供電芯片。