正點(diǎn)原子開拓者FPGA:SDRAM讀寫測試實(shí)驗(yàn)（3）
SDRAM有一個同步接口，在響應(yīng)控制輸入前會等待一個時鐘信號，這樣就能和計(jì)算機(jī)的系統(tǒng)總線同步。時鐘被用來驅(qū)動一個有限狀態(tài)機(jī)，對進(jìn)入的指令進(jìn)行管線(Pipeline)操作。這使得SDRAM與沒有同步接口的異步DRAM(asynchronous DRAM)相比，可以有一個更復(fù)雜的操作模式。
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