在放大器電路設計中，你一定被被一些最常見的問題給“坑”過，這里為大家介紹一些最為常見的設計問題，提出了實用的解決方案，供各位俠士參考學習哦~

缺少直流偏置電流回路

最常見的應用問題之一是在交流耦合運算放大器或儀表放 大器電路應用中，沒有為偏置電流提供直流回路。圖1 中，一個電容串接在一個運算放大器的同相（+）輸入端。這 種交流耦合是隔離輸入電壓（VIN）中的直流電壓的一種簡單 方法。這種方法在高增益應用中尤為有用，在增益較高 時，即使是放大器輸入端的一個較小直流電壓，也會影響 運放的動態(tài)范圍，甚至可能導致輸出飽和。然而，容性耦 合進高阻抗輸入端而不為正輸入端中的電流提供直流路徑 的做法會帶來一些問題。

輸入偏置電流流經耦合電容，給其充電，直到超過放大器 輸入電路的額定共模電壓或超過輸出限值。根據輸入偏置 電流的極性，電容充電或者向正電源電壓方向，或者向負 電源電壓方向。這個偏置電壓會被放大器的閉環(huán)直流增益 放大。

這一過程可能較長。例如，對于一個帶有場效應晶體管 （FET）輸入端的放大器，若其偏置電流為1 pA，通過一個 0.1-μF的電容進行耦合，則其IC充電率I/C為

10–12/10–7 = 10 μV/秒

合600 μV/分。如果增益為100，則輸出漂移為0.06 V/分?？?見，如果采用交流耦合示波器做短時間的測試可能無法檢 測出這一問題，電路要在數(shù)小時后才會發(fā)生故障。總之， 避免這一問題是非常重要的。

圖2 雙電源供電運算放大器輸入端交流耦合的正確方法

圖2所示即是這一常見問題的一種簡單解決方案。此例 中，一個電阻連接在運算放大器的輸入端與地之間，從而 為輸入偏置電流提供了一個回路。為最小化輸入偏置電流 導致的失調電壓，在使用雙極性運放的時候，考慮運放兩 個輸入端的匹配問題，通常將R1設為R2和R3的并聯(lián)值。

但要注意的是，該電阻始終會給電路帶來一定噪聲，因而 需在電路輸入阻抗、所需輸入耦合電容大小與電阻引進的 約翰遜噪聲之間進行權衡。典型電阻值一般在100，000 Ω至 1 MΩ之間。

類似問題也會影響儀表放大器電路。圖3所示的是通過兩 個電容進行交流耦合的儀表放大器電路，也沒有為輸入偏 置電流提供回路。該問題常見于采用雙電源供電（圖3a）和 單電源供電（圖3b）的儀表放大器電路中。

圖3 錯誤的交流耦合儀表放大器電路

如圖4所示，如果變壓器次級電路中未提供直流到地回 路，這個問題也會發(fā)生在利用變壓器耦合的電路中。

圖5和圖6給出了此類電路的簡單解決方案。在各輸入端與 地之間均添加了一個高值電阻（RA， RB）。對雙電源儀表放大 器電路來說，這是一個簡單而實用的解決方案。電阻為輸 入偏置電流提供了一個放電路徑。在雙電源示例中，兩個 輸入端均以地作為參考。在單電源示例中，輸入端既可以 地為參考（VCM接地）也可以一個偏置電壓為參考，該偏置電 壓通常為最大輸入電壓范圍的一半。

同一原理也可用于變壓器耦合輸入端（圖5），除非變壓器次 級繞組有中心抽頭，該中心抽頭既可接地，也可連接至 VCM。在這些電路中，存在一個因電阻和/或輸入偏置電流 不匹配導致的較小失調電壓誤差。為使此類誤差最小，可 在儀表放大器的兩個輸入端之間連接電阻值約為兩個電阻 十分之一（但與差分源電阻相比，該值仍較大）的另一個電 阻（從而將兩個電阻橋接起來）。

為儀表放大器、運算放大器和ADC提供基準電壓

圖7所示的是一個單電源電路，是用一個儀表放大器驅動 一個單端模數(shù)轉換器（ADC）。放大器基準電壓源提供零差 分輸入時的偏置電壓，而ADC基準電壓源則提供比例因 子。通常在儀表放大器輸出端與ADC輸入端之間使用一個 簡單的RC低通抗混疊濾波器來降低帶外噪聲。設計師一般 傾向于采取簡單的辦法，比如利用電阻分壓，來為儀表放 大器和ADC提供基準電壓。在某些儀表放大器應用中，這 種方法有可能導致誤差。

正確提供儀表放大器基準電壓

通常認為儀表放大器基準輸入端是高阻抗，因為它是一個 輸入端口。因此，設計師可能將高阻抗源，比如電阻分壓 器連接至儀表放大器的基準電壓引腳。對于某些類型的儀 表放大器，這可能導致嚴重錯誤（見圖8）。

例如，一種流行的儀表放大器設計結構采用三運算放大 器，其連接方法如圖8所示。總信號增益為

若通過低阻抗源驅動，基準輸入端的增益為單位增益。但 在此例中，儀表放大器的基準引腳直接與一個簡單的分壓 器相連。這破壞了減法電路的對稱性以及分壓電路的分配 比，降低了儀表放大器的共模抑制能力及其增益精度。但 在某些情況下，R4是可調的，因而可降低其電阻值，降低 量等于分壓電阻的并聯(lián)值（本例為50 kΩ）。此時，電路的表 現(xiàn)就像是將相當于電源電壓一半的低阻抗電壓源連接到保 持原始值的R4上。此外，還可使減法器的精度維持不變。

如果儀表放大器采用單芯片封裝（IC），則不能使用這種方 法。另一考慮因素是，分壓器電阻的溫度系數(shù)還應能跟蹤 R4以及減法電路中的其它電阻。最后，這種方法排除了調 節(jié)基準電壓的可能。另一方面，如果試圖通過在分壓器中 使用小電阻值來降低附加電阻，則會增加電源的耗散電 流，進而增加電路功耗。這并非好的設計方法。

圖9給出了一種較好的解決方案，該方案在分壓器與儀表 放大器基準輸入端之間采用了一個低功耗運放緩沖器。這 種方法消除了阻抗匹配和溫度跟蹤問題，并且允許輕松調 節(jié)基準電壓。

在利用電阻分壓供電電源給運放提供基準的情況 下保持PSR

一個經常被忽視的問題是，電源電壓VS的噪聲、跳變、或 漂移會反饋到基準輸入端進而直接疊加到輸出上，僅受分 壓比影響而衰減。實際的解決方案包括采用旁路和濾波 器，甚至用高精度的基準IC，比如ADR121，來產生基準 電壓，而不是對VS進行分壓。

在設計同時采用儀表放大器和運算放大器的電路時，這種 考慮非常重要。電源抑制（PSR）技術可將放大器與電源嗡嗡 聲、噪聲以及跳變電壓隔離。這一點非常重要，因為許多 實際電路都包含、連接至或存在于電源電壓不夠理想的環(huán) 境。除此之外，電源線路中存在的交流信號可能流回電路 并被放大，在某種條件下，還可能激發(fā)寄生振蕩。

現(xiàn)代運算放大器和儀表放大器的設計已具有出色的低頻電 源抑制性能。多數(shù)工程師也將此視為必然。許多現(xiàn)代運算 放大器和儀表放大器的PSR值達80 dB至100 dB以上，可使電 源變化的影響降低1萬至10萬倍。即使PSR值僅為40 dB，電 源變化與放大器間的隔離系數(shù)也可達100。然而，高頻旁 路電容（如圖1至圖7所示）總是可取的，往往也是必要的選 擇。此外，當設計師利用簡單的電阻分壓器來分壓供電電 源以及運放緩沖器來為儀表放大器提供基準電壓時，電源 電壓的任何變化都會幾乎沒有衰減的順利通過電路，直接 疊加到儀表放大器的輸出電平上。因此，除非采用低通濾 波器，否則，IC將失去通常較為出色的PSR性能。

在圖10中，一個大電容被加至分壓器，以濾除電源變化， 從而使PSR保持不變。該濾波器的?3 dB極點由R1/R2并聯(lián)組 合及電容CF設定。該極點應設為低于所關心的最低頻率10 倍左右。

圖10給出了一組?3 dB極點頻率約為0.03 Hz的參數(shù)?？缃釉?R3兩端的小電容（0.01 μF）可使電阻噪聲最小。

濾波器充電需要一定時間。根據圖中所示值，基準輸入端 的上升時間為幾個時間常數(shù)（其中，T = R3Cf = 5 s），大約10 至15秒左右。

圖11所示電路作了進一步改進。這種情況下，運放緩沖器 充當一個有源濾波器，可以用較小的電容實現(xiàn)等量的電源 去耦。此外，有源濾波器可設計提供更高的Q值，從而獲 得更快的開啟時間。

基于圖11所示元件值，對電路進行了測試。其中，電源電 壓為12 V，6 V濾波后的基準電壓被提供給儀表放大器。一 個頻率可調的1 V峰峰值正弦波被用來調制12 V電源，并將 儀表放大器增益設為單位增益。在這些條件下，用示波器 監(jiān)測VREF和儀表放大器的輸出，隨著頻率的降低，示波 器上未出現(xiàn)交流信號，直到接近8 Hz。在連接低電平輸入信 號到儀表放大器時，測得該電路的電源范圍為4 V至25 V以 上。電路開啟時間約為2秒。

對單電源運算放大器電路進行去耦

單電源運算放大器電路要求對輸入共模電平進行偏置以處 理正負擺動的交流信號。當采用電阻分壓供電電源的方法 來提供偏置時，必須進行足夠的去耦處理，以維持PSR不 變。

一種常見的，但是錯誤的做法是通過一個帶有0.1 μF旁路電 容的100 kΩ/100 kΩ分壓電路來向運算放大器的同相端提供 VS/2偏置。如果使用這些值，電源去耦往往顯得不足，因 為其極點頻率僅為32 Hz。

當電路工作在不穩(wěn)定的環(huán)境下，圖12（同相放大）和圖13（反 相放大）給出了如何獲得最佳效果的VS/2去耦偏置電路。兩 種情況下，偏置功能均由同相輸入端提供，反饋使反相輸 入端獲得相同的偏置，而單位直流增益則將輸出偏置為同 一電壓。耦合電容C1與BW3一致，滾降低頻增益。

如圖12所示，在使用100 kΩ/100 kΩ電阻分壓電路的時候， 一條經驗法則是，使用值至少為10 μF的C2，實現(xiàn)0.3 Hz時有 ?3 dB的滾降特性。實際上，100 μF（0.03 Hz極點頻率）的值就 足以應付所有電路了。