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L6562A對芯片進(jìn)行行為級別建模控制器

電子森林 ? 來源:陳年麗 ? 2019-07-16 17:33 ? 次閱讀
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L6562A建模1

今天我們開始以L6562A為例來介紹如何使用Simpis對芯片進(jìn)行行為級別建模。

L6562A是一款基于BCM(臨界導(dǎo)通模式)的PFC控制器。我們先看一下它的框圖:

以及各個(gè)引腳的功能:

INV:電壓反饋引腳,用于穩(wěn)定輸出電壓;

COMP:誤差比較器輸出,需要加上補(bǔ)償網(wǎng)絡(luò)使電壓環(huán)穩(wěn)定,以及實(shí)現(xiàn)高功率因數(shù)和較低的THD;

MULT:內(nèi)部乘法器的輸入管腳,用來為內(nèi)部電流環(huán)提供板正弦參考信號,實(shí)現(xiàn)PFC(使輸出電流與電壓同相位,都為半正弦形狀);

CS:電流采樣信號引腳,采集流過MOS管的電流信號,輸入到內(nèi)部比較器,與內(nèi)部半正弦調(diào)制信號比較,產(chǎn)生PWM信號;

ZCD:生壓電感去磁感應(yīng)輸入引腳,當(dāng)檢測到流過升壓電感的電流下降到零時(shí),會(huì)在內(nèi)部產(chǎn)生一個(gè)下降沿信號信號觸發(fā)驅(qū)動(dòng)電路開啟,打開開關(guān),開始下一個(gè)周期;

GND:內(nèi)部參考地信號;

GD:內(nèi)部驅(qū)動(dòng)信號,用于驅(qū)動(dòng)外部MOS管;

Vcc:芯片供電引腳;

我們對照框圖簡單介紹一下它的工作原理:MULT引腳采樣前端整流橋的輸出電壓信號(半正弦波形),該信號作為電流信號的調(diào)制整形參考信號。CS引腳一方面是采樣電感電流信號,使用前述半正弦調(diào)制整形信號來調(diào)制電感電流信號包絡(luò)。INV是電壓環(huán)反饋引腳,配合COMP引腳的補(bǔ)償電路實(shí)現(xiàn)穩(wěn)定的電壓環(huán)。ZCD引腳監(jiān)測磁芯狀態(tài),用來開啟下一個(gè)周期。

還是需要強(qiáng)調(diào)一點(diǎn),我們建立的行為級別模型是基于數(shù)據(jù)手冊規(guī)格參數(shù)表和原理描述以及我自己對于這個(gè)的理解,并不能表示真實(shí)的電路到底是如何實(shí)現(xiàn)的,每個(gè)人對于某一功能或參數(shù)的理解以及實(shí)現(xiàn)方法可能都不一樣,所以大家不用糾結(jié),只是給大家參考一下,大家有更好的想法可以告訴我。

我們從幾個(gè)方面來討論L6562A的建模,我們會(huì)分幾次給大家介紹。

供電部分

輸入欠壓檢測電路:

當(dāng)輸入供電電壓高于10.5V時(shí),UVLO_bar信號輸出為高,表明沒有出現(xiàn)欠壓現(xiàn)象,若輸入供電電壓低于10.5V時(shí),UVLO為高電平,表明輸入電壓欠壓;2.5mA表征啟動(dòng)后的靜態(tài)電流;30uA表征未正常啟動(dòng)(欠壓)下的靜態(tài)電流;(參照規(guī)格書中的Istart_up和Iq)

內(nèi)部參考與供電信號:

VDD為內(nèi)部電路供電,VREF是內(nèi)部電壓環(huán)參考電壓;

時(shí)鐘電路

數(shù)據(jù)手冊框圖中畫出了一個(gè)STARTER,它與ZCD引腳實(shí)現(xiàn)的ZERO CURRENT DETECTION電路輸出的信號經(jīng)過或的邏輯后輸出到RS觸發(fā)器的S端。這兩個(gè)信號就是內(nèi)部實(shí)現(xiàn)開關(guān)開啟的觸發(fā)信號。規(guī)格參數(shù)中的tSTART指定了內(nèi)部一個(gè)固定時(shí)鐘,其周期典型值為130us,其電路表示及其內(nèi)部電路實(shí)現(xiàn)如下:

其實(shí)現(xiàn)原理非常簡單,就是通過控制一個(gè)電流源對一個(gè)電容沖放電,當(dāng)電容電壓高于參考值時(shí)輸出高電平,否則輸出低電平。當(dāng)然這個(gè)時(shí)鐘一般只在系統(tǒng)剛啟動(dòng)時(shí)工作,待進(jìn)入穩(wěn)態(tài)后該時(shí)鐘就不起作用了。U11的四個(gè)輸入信號是用來給電容放電或關(guān)閉時(shí)鐘的。待進(jìn)入穩(wěn)態(tài)后系統(tǒng)周期低于130us,當(dāng)開關(guān)管開啟時(shí)Q為高電平,該信號會(huì)釋放C1電流,這樣該時(shí)鐘模塊永遠(yuǎn)不會(huì)輸出高電平,即關(guān)閉了該時(shí)鐘模塊。DIS, Dynamic_OVP, UVLO都是在出現(xiàn)錯(cuò)誤狀態(tài)下關(guān)閉該時(shí)鐘的信號。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報(bào)投訴
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原文標(biāo)題:淺談芯片建模2

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