在常規(guī)非DFX（Dynamic Function eXchange）的Vivado設計中，我們可能會....

對傳統(tǒng)的非DFX設計進行調(diào)試時，一個重要環(huán)節(jié)是插入ILA（Integrated Logic Anal....

FPGA設計中的絕大部分電路為同步時序電路，其基本模型為“寄存器+組合邏輯+寄存器”。同步意味著時序....

? HLS任務級編程第一篇文章可看這里： HLS之任務級并行編程 HLS的任務級并行性（Task-l....

HLS的任務級并行性（Task-level Parallelism）分為兩種：一種是控制驅(qū)動型；一種....

對于從FPGA外部進來的信號，我們通常采用“異步復位同步釋放的策略”，具體電路如下圖所示。

在時序分析時，我們常會碰到的一類現(xiàn)象是：關鍵路徑上的邏輯單元過于分散，導致布線延遲過大，從而造成時序....

在時序分析時，我們常會碰到的一類現(xiàn)象是：關鍵路徑上的邏輯單元過于分散，導致布線延遲過大，從而造成時序....

先來聊一聊什么是時鐘抖動。時鐘抖動實際上是相比于理想時鐘的時鐘邊沿位置，實際時鐘的時鐘邊沿的偏差，偏....

首先，我們需要理解什么是時鐘抖動。簡而言之，時鐘抖動（Jitter）反映的是時鐘源在時鐘邊沿的不確定....

跨時鐘域操作包括同步跨時鐘域操作和異步跨時鐘域操作。

FIFO是實現(xiàn)多位寬數(shù)據(jù)的異步跨時鐘域操作的常用方法，相比于握手方式，F(xiàn)IFO一方面允許發(fā)送端在每個....

對于多位寬數(shù)據(jù)，我們可以采用握手方式實現(xiàn)跨時鐘域操作。該方式可直接使用xpm_cdc_handsha....

參數(shù)REG_OUTPUT用于確定是否對最終輸出信號寄存；參數(shù)RST_USED用于確定是否使用復位信號....

單位寬（Single bit）信號即該信號的位寬為1，通?？刂菩盘柧佣?。對于此類信號，如需跨時鐘域可....

在FPGA設計中，我們可能會碰到這樣的路徑，如下圖所示。圖中兩個輸入數(shù)據(jù)為64位，寄存一拍后給到二選....

UltraScale是基于20nm工藝制程的FPGA，而UltraScale+則是基于16nm工藝制....

7系列FPGA是基于28nm工藝制程。在7系列FPGA中，每個輸入/輸出區(qū)域（I/O Bank）包含....

在描述時序約束時，一個重要的原則是確保約束簡潔高效。簡潔高效意味著約束只針對指定的對象，即約束對應的....

同時最好將該腳本與待分析的dcp放置在同一目錄下，這樣在讀取dcp時就只用提供當前工作目錄即可。

通常情況下，一旦創(chuàng)建好Vivado工程，添加了相應的RTL文件，Vivado會自動找到設計的頂層文件....

Vivado支持Project模式也支持Non-Project模式。兩者既可以支持圖形界面也支持Tc....

約束文件是FPGA設計中不可或缺的源文件。那么如何管理好約束文件呢? 到底設置幾個約束文件? 通常情....

相比于VivadoHLS，Vitis HLS更加智能化，這體現(xiàn)在Vitis HLS可以自動探測C/C....

提到位置約束，我們會想到手工布局的方式，即畫Pblock，將指定模塊放入相應Pblock內(nèi)，這既是面....

默認情況下，VitisHLS會對待綜合的C函數(shù)使用ap_ctrl_hs接口，這其實是一種握手方式。在....

PID控制器（比例-積分-微分控制器），由比例單元（Proportional）、積分單元（Integ....

PDM支持兩種使用流程：手工流程和導入流程。手工流程要求工程師手動輸入各種參數(shù)，如時鐘頻率、翻轉(zhuǎn)率、....

AIE Kernel有時需要由外部提供參數(shù)更新kernel行為，此時就要用到RTP（Run-Time....

全局綜合（Global Synthesis）全局綜合意味著整個設計在一個Synthesis Desi....