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      FPGA技術(shù)驛站

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      Versal系列芯片三個(gè)產(chǎn)品的基礎(chǔ)知識(shí)

      Versal中的三個(gè)引擎Versal芯片是業(yè)界第一款自適應(yīng)加速計(jì)算平臺(tái)（ACAP：Adaptive ....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 02-11 11:27 ?4651次閱讀
      Versal系列芯片三個(gè)產(chǎn)品的基礎(chǔ)知識(shí)

      如何在C代碼中插入寄存器？

      對(duì)于邏輯級(jí)數(shù)較高的路徑，常用的方法之一是在其中插入流水寄存器，將路徑打斷，從而降低邏輯延遲，這在HD....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 02-02 17:07 ?4036次閱讀
      如何在C代碼中插入寄存器？

      C++中vector的定義與初始化

      C++中的vector vector（向量）是一種序列式容器，類似于數(shù)組，但比數(shù)組更優(yōu)越。一般來(lái)說(shuō)數(shù)....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 02-02 16:41 ?10058次閱讀
      C++中vector的定義與初始化

      MMCM的過(guò)濾抖動(dòng)效果如何？

      MMCM的一個(gè)重要功能就是過(guò)濾抖動(dòng)，更準(zhǔn)確地說(shuō)是改善抖動(dòng)。使用MMCM時(shí)，建議直接調(diào)用IP Core....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 02-02 16:39 ?4031次閱讀
      MMCM的過(guò)濾抖動(dòng)效果如何？

      如何生成實(shí)例化模板？

      ? 在ISE中，可以很方便地生成RTL模塊的實(shí)例化模板，Vivado其實(shí)也有這個(gè)功能，只是要通過(guò)Tc....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 12-30 16:23 ?5525次閱讀

      DFX設(shè)計(jì)中的幾個(gè)問(wèn)題及其解決方案

      問(wèn)題1：對(duì)于DFX（Dynamic FunctioneXchange）設(shè)計(jì)，如果出現(xiàn)如下Error信....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 12-17 09:24 ?5565次閱讀
      DFX設(shè)計(jì)中的幾個(gè)問(wèn)題及其解決方案

      Vivado每個(gè)子步驟在綜合之后要分析什么呢？

      Vivado提出了UFDM（UltraFast Design Methodology）設(shè)計(jì)方法學(xué)，其....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 12-05 09:47 ?5133次閱讀

      用Tcl實(shí)現(xiàn)Vivado設(shè)計(jì)全流程

      設(shè)置芯片型號(hào)，設(shè)置源文件位置，設(shè)置生成文件位置，添加設(shè)計(jì)源文件，流程命令，生成網(wǎng)表文件，設(shè)計(jì)分析，生....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-20 10:56 ?2847次閱讀

      Vivado提供了一種以IP為核心的設(shè)計(jì)理念

      打開(kāi)一個(gè)Block Design，就像打開(kāi)一個(gè)空白畫布一樣，根據(jù)需要添加相應(yīng)的IP：在“畫布”的空白....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-20 10:53 ?2710次閱讀

      先看看ARRAY_PARTITION的基本語(yǔ)法

      在這里有兩個(gè)個(gè)重要的參數(shù)type和factor，其中type有三個(gè)可選值，分別為block、cycl....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-20 10:48 ?6115次閱讀

      如何不建Vivado工程，也能看Device視圖呢

      在FPGA設(shè)計(jì)與開(kāi)發(fā)中，Device視圖和Package視圖發(fā)揮著重要的作用。在Device視圖下：....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-13 18:11 ?7143次閱讀

      Vivado HLS和Vitis HLS 兩者之間有什么區(qū)別

      Vivado HLS 2020.1將是Vivado HLS的最后一個(gè)版本，取而代之的是VitisHL....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-05 17:43 ?41411次閱讀

      DSP48的演變史

      DSP48最早出現(xiàn)在XilinxVirtex-4 FPGA中，但就乘法器而言，Virtex-II和V....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-30 17:16 ?8143次閱讀
      DSP48的演變史

      并行加法的高效實(shí)現(xiàn)

      此電路對(duì)應(yīng)的RTL代碼如下圖所示，這里我們使用了SystemVerilog來(lái)描述。輸入a和b均為4個(gè)....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-23 09:40 ?3468次閱讀
      并行加法的高效實(shí)現(xiàn)

      如何用Tcl實(shí)現(xiàn)Vivado設(shè)計(jì)流程介紹

      Vivado有兩種工作模式：project模式和non-project模式。這兩種模式都可以借助Vi....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-21 10:58 ?4548次閱讀
      如何用Tcl實(shí)現(xiàn)Vivado設(shè)計(jì)流程介紹

      用Elaborated Design優(yōu)化RTL的代碼

      在Vivado FlowNavigator中有一個(gè)Elaborated Design，如下圖所示，屬....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-21 10:56 ?6621次閱讀
      用Elaborated Design優(yōu)化RTL的代碼

      組合邏輯生成的時(shí)鐘有哪些危害

      組合邏輯生成的時(shí)鐘，在FPGA設(shè)計(jì)中應(yīng)該避免，尤其是該時(shí)鐘扇出很大或者時(shí)鐘頻率較高，即便是該時(shí)鐘通過(guò)....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-10 10:28 ?5237次閱讀
      組合邏輯生成的時(shí)鐘有哪些危害

      采用RTL代碼描述位寬相同的兩個(gè)數(shù)相加或相減

      采用RTL代碼描述位寬相同的兩個(gè)數(shù)相加或相減，無(wú)論是有符號(hào)數(shù)還是無(wú)符號(hào)數(shù)，Vivado綜合后的結(jié)果是....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-27 15:17 ?4026次閱讀
      采用RTL代碼描述位寬相同的兩個(gè)數(shù)相加或相減

      用HDL代碼描述加法運(yùn)算要用操作符“+” 看似很簡(jiǎn)單實(shí)則不然

      采用HDL代碼描述加法運(yùn)算只需要用操作符+即可，這看似很簡(jiǎn)單，這里我們以兩個(gè)4-bit數(shù)相加為例，對(duì)....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-24 14:31 ?3371次閱讀
      用HDL代碼描述加法運(yùn)算要用操作符“+” 看似很簡(jiǎn)單實(shí)則不然

      寫RTL代碼時(shí)，盡可能地做到代碼風(fēng)格與硬件結(jié)構(gòu)相匹配

      兩個(gè)數(shù)相加，三個(gè)數(shù)相加有什么不同 接下來(lái)，我們考慮4個(gè)32-bit有符號(hào)數(shù)相加該如何實(shí)現(xiàn)，其中目標(biāo)時(shí)....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-24 14:02 ?4089次閱讀
      寫RTL代碼時(shí)，盡可能地做到代碼風(fēng)格與硬件結(jié)構(gòu)相匹配

      同相不同頻的跨時(shí)鐘域路徑介紹

      同步時(shí)鐘是指發(fā)送時(shí)鐘和接收時(shí)鐘是由同一個(gè)MMCM或PLL生成，兩者之間有明確的相位關(guān)系。
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-23 11:25 ?5410次閱讀
      同相不同頻的跨時(shí)鐘域路徑介紹

      AXI接口協(xié)議的類型和特征

      AXI全稱Advanced eXtensibleInterface，是Xilinx從6系列的FPGA....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-23 11:22 ?6660次閱讀
      AXI接口協(xié)議的類型和特征

      AXI4接口協(xié)議的基礎(chǔ)知識(shí)

      AXI-4 Memory Mapped也被稱之為AXI-4 Full，它是AXI4接口協(xié)議的基礎(chǔ)，其....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-23 11:20 ?7267次閱讀
      AXI4接口協(xié)議的基礎(chǔ)知識(shí)

      AXI-4 Lite接口協(xié)議仿真波形解析

      AXI-4 Lite可以看作是AXI-4 Memory Mapped的子集，從下面的示例圖中就可見(jiàn)一....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-23 11:18 ?4539次閱讀
      AXI-4 Lite接口協(xié)議仿真波形解析

      如果期望$$a發(fā)生二次置換該如何操作呢？

      方法1：采用[set var]的方式，如下圖所示。代碼第6行中括號(hào)中的set命令只跟隨一個(gè)參數(shù)$va....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-08 16:22 ?1934次閱讀
      如果期望$$a發(fā)生二次置換該如何操作呢？

      set_max_delay被覆蓋的解決辦法

      XDC描述的時(shí)序約束是有優(yōu)先級(jí)的，尤其是涉及到時(shí)序例外的約束，如set_clock_groups、s....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-07 10:53 ?11158次閱讀
      set_max_delay被覆蓋的解決辦法

      一文知道時(shí)序路徑的構(gòu)成

      更為具體的時(shí)序報(bào)告信息如何從中獲取，或者如何根據(jù)時(shí)序報(bào)告發(fā)現(xiàn)導(dǎo)致時(shí)序違例的潛在原因呢？
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-04 10:24 ?2265次閱讀

      如何閱讀時(shí)序報(bào)告并從中發(fā)現(xiàn)問(wèn)題

      生成時(shí)序報(bào)告后，如何閱讀時(shí)序報(bào)告并從時(shí)序報(bào)告中發(fā)現(xiàn)導(dǎo)致時(shí)序違例的潛在問(wèn)題是關(guān)鍵。 首先要看Desi....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 08-31 13:52 ?4643次閱讀
      如何閱讀時(shí)序報(bào)告并從中發(fā)現(xiàn)問(wèn)題

      如何閱讀時(shí)序報(bào)告？

      生成時(shí)序報(bào)告后，如何閱讀時(shí)序報(bào)告并從時(shí)序報(bào)告中發(fā)現(xiàn)導(dǎo)致時(shí)序違例的潛在問(wèn)題是關(guān)鍵。 首先要看Desi....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 08-31 13:49 ?7346次閱讀
      如何閱讀時(shí)序報(bào)告？

      關(guān)于Vivado 2019.1的Dashboard功能詳解

      關(guān)于Vivado Dashboard的功能可閱讀這篇文章（Vivado 2018.3這個(gè)Gadget....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 06-12 14:49 ?9498次閱讀
      關(guān)于Vivado 2019.1的Dashboard功能詳解
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