隨著內(nèi)存尺寸的不斷縮小，歐姆接觸區(qū)的面積在每一個技術(shù)節(jié)點都縮小70%左右，而其深寬比則不斷增加，為了達到歐姆接觸，沉積出低電阻率的硅化鈷尤為重要。本文介紹兩個DRAM尺寸縮小的全新解決方案。

在內(nèi)存器件中，歐姆接觸（金屬與半導(dǎo)體的接觸）連接了有源區(qū)和金屬布線。為了使最多的電荷快速傳輸過歐姆接觸區(qū)，必須使用低電阻材料。為此，低電阻率的硅化鈷已成為業(yè)內(nèi)標準材料，而其傳輸電荷的效率則取決于是否能沉積出一層足夠厚的硅化鈷沉積層，從而形成牢固的歐姆接觸區(qū)。

隨著內(nèi)存尺寸的不斷縮小，歐姆接觸區(qū)的面積在每一個技術(shù)節(jié)點都縮小70%左右，而其深寬比則不斷增加，為了達到歐姆接觸，沉積出低電阻率的硅化鈷尤為重要。在1xnm技術(shù)節(jié)點的DRAM內(nèi)存制造中，這兩個因素都使硅化物沉積越來越困難，因為硅化物需要有一定的厚度，從而確保電荷能快速、可靠地通過歐姆接觸區(qū)，從有源區(qū)傳輸至布線的上層區(qū)域，然后再原路返回。

DRAM尺寸縮小的兩個全新解決方案

Endura Cirrus Co如何解決硅化物覆蓋的挑戰(zhàn)？

應(yīng)用材料公司的Endura® Cirrus™ HT Co PVD系統(tǒng)通過克服接觸區(qū)面積縮小及深寬比增加帶來的挑戰(zhàn)，有效解決了硅化物覆蓋問題。該系統(tǒng)采用了高頻率RF源，生成含有比其他源技術(shù)濃度高得多的金屬離子的等離子體，從而在高深寬比器件的底部實現(xiàn)了優(yōu)異的厚度和均勻性。晶片上的負電壓引導(dǎo)正金屬離子進入狹窄的孔洞中。因此，借助于更多的金屬離子，高深寬比接觸區(qū)底部的覆蓋物厚度可比現(xiàn)有技術(shù)多出兩到三倍。這就形成了一層牢固的硅化物歐姆接觸區(qū)，減輕了金屬和半導(dǎo)體層之間電荷傳輸?shù)淖璧K。

Endura Versa XLR2如何解決線電阻的挑戰(zhàn)？

DRAM單元按照列（位線）和行（字線）的陣列進行運作。位線在一個感應(yīng)放大器之間傳輸電荷，從而編輯（寫入）或獲得（讀?。┨囟▎卧臄?shù)據(jù)。數(shù)據(jù)寫入或從DRAM單元讀取的速度取決于位線的電阻（即RC中的R）；電阻越低，數(shù)據(jù)傳輸速度越快。導(dǎo)體的電阻取決于電子沿線路運動時遇到的散射點。薄膜中的雜質(zhì)、顆粒邊界和器件表面粗糙度會導(dǎo)致電子運動減慢。其對運動速度影響的程度則與薄膜的厚度相關(guān)。

Versa XLR2系統(tǒng)的物理氣相沉積（PVD）腔可沉積出更純凈、更光滑的鎢薄膜，其電阻率比現(xiàn)有技術(shù)沉積出的鎢低10-15%，從而有效解決了線電阻問題。這些優(yōu)異性能的背后是一系列硬件創(chuàng)新的支持，包括濺射源磁控管，全新的工藝化學(xué)以及等離子體特性調(diào)節(jié)功能等。憑借Versa XLR2系統(tǒng)生產(chǎn)出的低電阻鎢薄膜，鎢金屬在DRAM位線中的應(yīng)用范圍有望擴展至1xnm技術(shù)節(jié)點。