單片機應用系統(tǒng)中，常有用單片機的I/O口來實現(xiàn)自關機（徹底關機）的功能。一般用單片機的一個I/O口控制一個電
2017-12-20 07:32:24
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7系列FPGA時鐘資源通過專用的全局和區(qū)域I/O和時鐘資源管理符合復雜和簡單的時鐘要求。時鐘管理塊（CMT）提供時鐘頻率合成、減少偏移和抖動過濾等功能。非時鐘資源，如本地布線，不推薦用于時鐘功能。
2022-07-28 09:07:342068 嗨，我使用的是virtex 5 FPGA。我正在運行外部10Mhz時鐘信號來運行二進制計數(shù)器。當我嘗試使用DCM時，它表示最低頻率為32MHz?？梢詫⒋诵盘栠\行到FPGA的i / o輸入并通過全局
2019-02-21 10:32:51
能夠?qū)@些數(shù)據(jù)進行處理。以下兩個例子說明了FPGA的I/O結構的發(fā)展。源同步接口在源同步接口中，發(fā)送器芯片發(fā)送數(shù)據(jù)字和數(shù)據(jù)采樣時鐘至接收器。接收器芯片使用時鐘來采集數(shù)據(jù)。從理論上說，源同步接口的速度
2018-11-26 11:17:24
FPGA 時鐘分配網(wǎng)絡設計技術
2012-08-20 17:15:27
FPGA中的I_O時序優(yōu)化設計在數(shù)字系統(tǒng)的同步接口設計中, 可編程邏輯器件的輸入輸出往往需要和周圍新片對接,此時IPO接口的時序問題顯得尤為重要。介紹了幾種FPGA中的IPO時序優(yōu)化設計的方案, 切實有效的解決了IPO接口中的時序同步問題。
2012-08-12 11:57:59
電路設計的可選擇性豐富而言的。話說回來，這里的“自由”也還是要建立在一定的基礎之上的。筆者根據(jù)多年的工程經(jīng)驗，對于I/O與外設的連接擴展，歸納出以下一些要點：●輸入和輸出時鐘信號盡量分配到專用的引腳
2019-04-12 06:35:33
FPGA的I/O結構的發(fā)展的怎么樣了？
2021-04-29 06:12:52
FPGA 內(nèi)部 BANK 的分配的情況。現(xiàn)在 FPGA 內(nèi)部都分成幾個區(qū)域，每個區(qū)域中可用的 I/O 管腳數(shù)量各不相同。在 IC 驗證中都是采用了ALTERA 與XILINX系列的FPGA ，這兩個廠商
2024-01-10 22:40:14
的 BANK 中。 2、 掌握 FPGA 內(nèi)部 BANK 的分配的情況?，F(xiàn)在 FPGA 內(nèi)部都分成幾個區(qū)域，每個區(qū)域中可用的 I/O 管腳數(shù)量各不相同。在 IC 驗證中都是采用了ALTERA 與XILINX系列
2017-03-25 18:46:25
/O信號分配 可提供最多的多功能引腳、I/O標準、端接方案和差分對的FPGA在信號分配方面也具有最復雜的設計指導原則。盡管Altera的FPGA器件沒有設計指導原則(因為它實現(xiàn)起來比較容易)，但賽靈思
2020-09-07 11:01:46
你好，我是新的virtex 4設計師。有人可以告訴I / O和時鐘區(qū)域之間的關系。這可能是一個時鐘能夠i / o驅(qū)動多個BUFIO和更進一步的BUFR？提前致謝。求愛
2020-06-03 07:22:35
fpga I/O 引腳都一樣嗎？為什么有些管腳只能分配為輸入，有的只能為輸出？求大神指點
2015-05-27 08:12:40
PIC32MX795F512L，所有PIC管腳都有斷路，8個LED可以跳到，一個開關，SPI連接的微SD卡和USB端口。運行代碼配置器，設置時鐘，定時器0和PORTA 0-7上的I/O管腳作為輸出。當我生成代碼
2019-10-21 06:38:23
分配fpga管腳時該怎么選擇，引腳有什么屬性需要考慮，quartus2中引腳有幾個屬性：Reserved，Group，I/O Bank，Vref Group，I/O standard（ 3.3-V
2019-04-03 07:00:00
嗨， 我想把晶體振蕩器的CLK帶到FPGA里面的數(shù)字設計。該CLK連接到FPGA的I / O引腳。如果我在映射中運行Impliment設計，我將得到錯誤。所以我將在UCF文件中將網(wǎng)名命名如下。NET
2019-01-29 10:05:43
控制系統(tǒng)為核電廠提供了各種控制和保護手段及監(jiān)控信息，保證了核電廠在正常啟動、停堆、異常和事故工況下能夠安全、可靠和有效運行。DCS系統(tǒng)I/O分配原則及I/O分配方法 yunrun.com.cn/tech
2018-02-22 13:18:08
我想使用外部1K Hz時鐘或?qū)懭胗龅酱a將時鐘分配到K Hz電平，它會起作用嗎？ 第二個問題是如何定義I / O類型，我想使用單個lvcmos3.3V作為I / O標準。我應該在哪里定義I / O標準？在代碼中我還是需要將供應跳線改為3.3位置？感謝您的幫助！
2020-04-29 09:22:03
`勇敢的芯伴你玩轉(zhuǎn)Altera FPGA連載49：PWM蜂鳴器驅(qū)動之引腳分配特權同學，版權所有配套例程和更多資料下載鏈接：http://pan.baidu.com/s/1i
2018-02-27 21:50:07
大家好，我剛開始學習FPGA并試圖弄清楚哪些FPGA引腳可以分配我的數(shù)據(jù)信號。我正在使用FPGA Spartan 6封裝TQG114器件LX9。查看產(chǎn)品規(guī)格，有102個可用的用戶I / O.這是
2019-04-23 06:55:23
的 BANK 中2、 掌握 FPGA 內(nèi)部 BANK 的分配的情況?，F(xiàn)在 FPGA 內(nèi)部都分成幾個區(qū)域，每個區(qū)域中可用的 I/O 管腳數(shù)量各不相同。在 IC 驗證中都是采用了ALTERA
2015-01-06 17:38:22
同步數(shù)字系統(tǒng)中的時鐘信號（如遠程通信中使用的）為系統(tǒng)中的數(shù)據(jù)傳送定義了時間基準。一個時鐘分配網(wǎng)絡由多個時鐘信號組成，由一個點將所有信號分配給需要時鐘信號的所有組件。因為時鐘信號執(zhí)行關鍵的系統(tǒng)功能，很顯然應給予更多的關注，不僅在時鐘的特性（即偏移和抖動）方面，還有那些組成時鐘分配網(wǎng)絡的組件。
2019-10-16 07:11:33
如何克服FPGA I/O引腳分配挑戰(zhàn)？
2021-05-06 08:57:22
如何在PlanAhead I / O引腳分配中啟動LVDS系統(tǒng)時鐘？ I / O STD列中沒有LVDS選項？
2019-09-17 08:19:59
正確。我的問題是 - 1）警告可以被忽略嗎？如果沒有，我怎么能擺脫上述警告？我只在CPLD實施的情況下看到它。如果我將設備更改為virtex FPGA，警告就會消失2）如何約束內(nèi)部生成的i2s_o時鐘
2019-04-12 14:24:54
嗨專家，我正在使用Spartan3AN（XC3S50AN）FPGA板和平臺線USB II。你能告訴我如何通過JTAG監(jiān)控PC中FPGA I / O的狀態(tài)嗎？謝謝，V。Prakash以上來自于谷歌翻譯
2019-06-18 09:05:14
一定能夠滿足特殊 I/O 的需要?！ 〗谧钪档靡惶岬募夹g躍進，即為適用于 PXI 的 NI FlexRIO 硬體；不僅整合了其他 NI 系統(tǒng)中的 LabVIEW FPGA 技術，并具有開放式的使用者客
2019-04-28 10:04:14
大家好，物理封裝引腳分配完成后，ISE自動推斷I / O芯片分配使用LOC約束。有沒有辦法明確分配特定的I / O芯片墊？謝謝。以上來自于谷歌翻譯以下為原文Hi All, ISE
2019-02-14 12:12:04
大家好，我想檢查FPGA功能和I / O引腳功能在我的主板上使用“Selftest application”。在我的Selftest應用程序中，我可以使用哪些方法來檢查這些？請?zhí)峁┮恍┫敕?。謝謝
2019-04-01 12:33:26
FPGA的I/O口如果作為input，輸入外部控制信號，電平還有其他設置等等，與作output時有什么區(qū)別？
2016-06-21 12:50:04
求西門子PLC控制沼氣發(fā)電程序 I\o分配表謝謝
2016-10-15 16:16:11
前言
對于需要在PCB板上使用大規(guī)模FPGA器件的設計人員來說，I/O 引腳分配是必須面對的眾多挑戰(zhàn)之一。由于眾多原因，許多設計人員發(fā)表為大型FPGA 器件和高級BGA封裝確定I/O引腳配置或布局
2024-07-22 00:40:11
使用LabVIEW FPGA 模塊和可重新配置I/O 設備開發(fā)測量與控制應用通過使用LabVIEW FPGA 模塊和可重新配置I/O(RIO)硬件，NI 為您提供了一種直觀可用的解決方案，它可以將
2009-07-23 08:15:57
選擇并設計高效的網(wǎng)絡I/O模型是改善服務器性能的關鍵。該文通過對Linux系統(tǒng)中幾種網(wǎng)絡I/O模型的分析和研究，提出3種改善網(wǎng)絡I/O性能的方法，并討論這3種方法在Linux系統(tǒng)中的實現(xiàn)
2009-04-09 09:41:39
28 使用 LabVIEW FPGA 模塊和可重新配置I/O 設備開發(fā)測量與控制應用通過使用LabVIEW FPGA 模塊和可重新配置I/O(RIO)硬件，NI 為您提供了一種直觀可用的解決方案，它可以將FPGA技術的靈活性
2009-07-23 08:09:2868 數(shù)字I/O腳有專用和復用。數(shù)字I/O腳的功能通過9個16位控制寄存器來控制。控制寄存器分為兩類：（1）I/O復用控制寄存器（MCRX)，來選擇I/O腳是外設功能還是I/O功能。（
2009-09-16 12:20:4819 選擇適合您FPGA系統(tǒng)的I/O體系結構:即使在幾年前, 設計師還主要是把FPGA作為設計原型的工具。但隨著近十年來FPGA 數(shù)據(jù)速率的迅速提高, 現(xiàn)在已完全能與CMOS ASIC相匹敵。系統(tǒng)性能的急
2009-11-20 17:41:3221 本文闡述了用于FPGA的可優(yōu)化時鐘分配網(wǎng)絡功耗與面積的時鐘布線結構模型。并在時鐘分配網(wǎng)絡中引入數(shù)字延遲鎖相環(huán)減少時鐘偏差，探討了FPGA時鐘網(wǎng)絡中鎖相環(huán)的實現(xiàn)方案。
2010-08-06 16:08:4512 的FPGA技術，推出ATLANTiS Rev 2.0(新TigerSHARC使用的高級傳輸鏈路架構)、I/O切
2006-03-13 13:00:521012 摘要： 介紹了采用Videx-ⅡPR0系列FPCA設計的應用于下一代無線通信系統(tǒng)中的高速I／O。由于充分利用芯片中集成的Rocket I／O模塊，并采用差分輸入?yún)⒖?b class="flag-6" style="color: red">時鐘、
2009-06-20 10:45:351632 
摘要：介紹了為PET（正電子發(fā)射斷層掃描儀）的前端電子學模塊提供時間基準而設計的一種新型高頻時鐘扇出電路。該電路利用FPGA芯片來實現(xiàn)對高頻時鐘的分頻
2009-06-20 12:41:041531 
控制板級時鐘分配期間出現(xiàn)的EMI
今天，我們來談談所有電子系統(tǒng)都存在的一種常見問題——電磁干擾也即 EMI，并側(cè)重討論時鐘的影響。
從廣義來講，EMI&n
2010-01-19 11:13:142234 
控制板級時鐘分配期間出現(xiàn)的 EMI
今天，我們來談談所有電子系統(tǒng)都存在的一種常見問題——電磁干擾也即 EMI，并側(cè)重討論時鐘的影響。
從廣義來講，EMI 是
2010-01-21 09:36:191091 
基于FPGA的步進電機控制器設計
?????? 目前大多數(shù)步進電機控制器需要主控制器發(fā)送時鐘信號，并且要至少一個I／O口來輔助控
2010-02-09 10:44:443069 
FPGA全局時鐘資源一般使用全銅層工藝實現(xiàn)，并設計了專用時鐘緩沖與驅(qū)動結構，從而使全局時鐘到達芯片內(nèi)部的所有可配置單元(CLB)、I/O單元(IOB)和選擇性塊RAM(Block Select RAM)的
2010-09-10 17:25:272597 面對似乎層出不窮的新 I/O 標準，目前嵌入式系統(tǒng)設計人員繼續(xù)依靠 FPGA 來部署系統(tǒng)日益重要的外部 I/O 接口，這點絲毫不足為奇。FPGA 可提供大量可配置的 I/O，能在適當 IP 基
2010-11-02 09:50:365446 微控制器要想處理實時I/O和外設的高數(shù)據(jù)速率和頻率，便必須擁有更高的處理效率。但這個效率不能通過提高時鐘頻率來獲得，而是要通過微控制器架構的內(nèi)部改進來實現(xiàn)。
2012-01-12 14:24:541173 
XAPP520將符合2.5V和3.3V I/O標準的7系列FPGA高性能I/O Bank進行連接 The I/Os in Xilinx 7 series FPGAs are classified
2012-01-26 18:47:1575 設計過FPGA的原理圖，看FPGA的手冊，說管腳的分配問題，如時鐘管腳要用GC類管腳，而且單端時鐘輸入時要用P類型的管腳，不能用N類型管腳等等。
2017-02-11 03:48:3412613 
對于需要在PCB板上使用大規(guī)模FPGA器件的設計人員來說，I/O引腳分配是必須面對的眾多挑戰(zhàn)之一。
2017-02-11 14:42:422122 
XDC中的I/O約束雖然形式簡單，但整體思路和約束方法卻與UCF大相徑庭。加之FPGA的應用特性決定了其在接口上有多種構建和實現(xiàn)方式，所以從UCF到XDC的轉(zhuǎn)換過程中，最具挑戰(zhàn)的可以說便是本文將要
2017-11-17 19:01:008137 
本文將講述如何通過項目瀏覽器窗口管理FPGA應用的組件，包括FPGA VI和主VI、FPGA終端、終端范圍的選項（例如，FPGA I/O、FPGA FIFO和FPGA終端時鐘）。下列示意圖顯示了由
2017-11-18 01:44:01702 
對N個的系統(tǒng)拓撲結構，該拓撲結構使用一個控制器、“N”個現(xiàn)場可編程門陣列(FPGA)和多個I/O節(jié)點構成，該結構用于實現(xiàn)靈活的高通道數(shù)系統(tǒng)，這樣的系統(tǒng)可以執(zhí)行分布式控制和本地化處理。
2017-11-18 02:44:016297 
。另外，用戶還可以使用NI VeriStand，通過基于FPGA 的I/O接口創(chuàng)建用戶自定義的I/O硬件。本文說明了使用基于FPGA I/O接口的益處，以及如何同NI VeriStand一起使用它們。
2017-11-18 07:47:3510135 
芯片設計工程師常常需要根據(jù)輸入輸出信號（Input and Output， I/O）實現(xiàn)管腳電平數(shù)字邏輯。例如，系統(tǒng)工程師利用微控制器進行時鐘增殖時常常需要創(chuàng)建時鐘樹，將輸入時鐘輸入至多個緩沖時鐘（具有適當?shù)尿?qū)動能力），和/或倒轉(zhuǎn)時鐘極性。還有許多場景下，系統(tǒng)工程師必須對I/O信號進行邏輯組合。
2018-04-07 10:04:006164 FPGA的管腳主要包括：用戶I/O（User I/O）、配置管腳、電源、時鐘及特殊應用管腳等。其中有些管腳可有多種用途，所以在設計FPGA電路之前，需要認真的閱讀相應FPGA的芯片手冊。
2018-05-25 07:39:0024924 
對于需要在PCB板上使用大規(guī)模FPGA器件的設計人員來說，I/O引腳分配是必須面對的眾多挑戰(zhàn)之一。 由于眾多原因，許多設計人員發(fā)表為大型FPGA器件和高級BGA封裝確定I/O引腳配置或布局方案越來越困難。 但是組合運用多種智能I/O規(guī)劃工具，能夠使引腳分配過程變得更輕松。
2019-06-03 08:06:003627 了解如何描述Spartan-6 FPGA中可用的基本片和I / O資源。
2019-01-04 10:32:003923 了解如何描述Spartan-6 FPGA中的全局和I / O時鐘網(wǎng)絡，描述時鐘緩沖器及其與I / O資源的關系，描述Spartan-6 FPGA中的DCM功能。
2018-11-22 06:10:005904 FPGA I/O 優(yōu)化功能提供了自動化 FPGA 符號生成流程，該流程與原理圖設計和 PCB 設計相集成，可節(jié)省大量創(chuàng)建 PCB 設計的時間，同時提高原理圖符號的總體質(zhì)量和準確性。
2019-05-20 06:16:003867 
在以51單片機為核的小型電路設計中，沒有足夠的I/O端口與內(nèi)部時鐘中斷實現(xiàn)I2C總線功能。本文運用VHDL語言對FPGA進行必要的編程，在不影響51單片機地址分配的同時能夠?qū)?位并行數(shù)據(jù)轉(zhuǎn)化為符合
2019-08-19 08:00:003 自動化和雙向信息交換與FPGA軟件工具提供了一個correct-by-construction供應商)I / O分配導致快速和錯誤免費優(yōu)化過程。包括最新的設備支持和早期的拉菲FPGA供應商設備的訪問。
2019-10-16 07:00:003267 用戶定義或由工具自動生成的時鐘。 報告從I / O端口加載的時鐘。 注意：完整的時鐘樹僅在報告的GUI形式中詳細說明。此報告的文本版本僅顯
2020-11-29 09:41:003695 本文檔的主要內(nèi)容詳細介紹的是FPGA硬件基礎之理解FPGA時鐘資源的工程文件免費下載。
2020-12-10 14:20:116 本文檔的主要內(nèi)容詳細介紹的是FPGA硬件基礎之FPGA時鐘資源的工程文件免費下載。
2020-12-10 15:00:2916 引言：本文我們介紹區(qū)域時鐘資源。區(qū)域時鐘網(wǎng)絡是獨立于全局時鐘的時鐘網(wǎng)絡。不像全局時鐘，一個區(qū)域時鐘信號（BUFR）的跨度被限制在一個時鐘區(qū)域，一個I/O時鐘信號驅(qū)動一個單一的Bank。這些網(wǎng)絡對于源
2021-03-22 09:47:306215 
是最佳的，然后通過使用適當?shù)?b class="flag-6" style="color: red">I/O和時鐘緩沖器來訪問這些時鐘路由資源。該章節(jié)包括： 時鐘緩沖選擇考慮 時鐘輸入管腳 1.時鐘緩沖器選擇考慮 7系列FPGA擁有豐富的時鐘資源。各種緩沖器類型、時鐘輸入管腳和時鐘連接，可以滿足許多不同的應用需求
2021-03-22 10:16:186115 
和前幾代FPGA差異，總結7系列FPGA中的時鐘連接。有關7系列FPGA時鐘資源使用的詳細信息，請關注后續(xù)文章。 時鐘資源架構概述 7系列FPGA與前一代FPGA時鐘資源差異 時鐘資源連接概述 1.時鐘資源架構概述 1.1 時鐘資源概述 7系列FPGA時鐘資源通過專用的全局和區(qū)域I/O和時鐘資源管
2021-03-22 10:25:276070 導言：這篇為PCIe要提及的時鐘類型作個小鋪墊，可以大致作一個了解，想深入了解可以參考更加細致的文獻。 三種基本的I/O架構 1? 通用時鐘（Common Clock） 2? 前向時鐘
2021-04-04 11:53:007151 
超低抖動時鐘的產(chǎn)生與分配
2021-04-18 14:13:518 強大的高壓I/O和熱插拔控制器
2021-04-20 11:27:067 減少很多與多時鐘域有關的問題，但是由于FPGA外各種系統(tǒng)限制，只使用一個時鐘常常又不現(xiàn)實。FPGA時常需要在兩個不同時鐘頻率系統(tǒng)之間交換數(shù)據(jù)，在系統(tǒng)之間通過多I/O接口接收和發(fā)送數(shù)據(jù)，處理異步信號，以及為帶門控時鐘的低功耗
2021-09-23 16:39:543632 為什么配置I/O口：I/O端口寄存器復位后默認為輸入（輸出高阻態(tài)）；為實現(xiàn)I/O端口功能需要先對端口進行I/O口初始化配置I/O口需要的幾種寄存器：ANSELx（模擬選擇寄存器）：0 = 數(shù)字I/O
2021-11-16 11:21:016 單片機如何實現(xiàn)當一個程序在訪問一個I/O設備時，而不占用CPU呢？對于這個問題，我們先了解一下單片機I/O設備有哪幾種主要的控制方式；程序循環(huán)檢測中斷驅(qū)動直接內(nèi)存訪問一、程序循環(huán)檢測基本思路：在設備
2021-12-01 16:21:1910 STM32中I/O口操作為什么要不斷設置使能時鐘先來總結一下 STM32 操作 I/O 口的步驟(以精英板為例)：使能 I/O 口時鐘，調(diào)用函數(shù)為RCC_APB2PeriphClockCmd
2021-12-24 19:34:0311 本章的主要內(nèi)容： 分析時鐘驅(qū)動器、時鐘信號的特殊布線 改進時鐘信號分配的特殊電路
2022-09-20 14:55:400 如何優(yōu)化 PCIe 應用中的時鐘分配
2022-11-07 08:07:150 控制板級時鐘分配期間出現(xiàn)的 EMI
2022-11-07 08:07:320 《XDC 約束技巧之時鐘篇》中曾對 I/O 約束做過簡要概括，相比較而言，XDC 中的 I/O 約束雖然形式簡單，但整體思路和約束方法卻與 UCF 大相徑庭。加之 FPGA 的應用特性決定了其在接口
2023-04-06 09:53:302523 基于FPGA的高頻時鐘的分頻和分頻設計
2023-08-16 11:42:471 本文介紹一個FPGA 開源項目：PCIE I/O控制卡。上一篇文章《FPGA優(yōu)質(zhì)開源項目– PCIE通信》開源了基于FPGA的PCIE通信Vivado工程，用于實現(xiàn)上位機通過PCIE接口訪問FPGA的DDR3以及RAM內(nèi)存數(shù)據(jù)。PCIE I/O控制卡工程是在上一個工程的基礎上進行了部分模塊和參數(shù)的修改。
2023-09-01 16:18:365107 
電子發(fā)燒友網(wǎng)站提供《Vivado Design Suite用戶指南：I/O和時鐘規(guī)劃.pdf》資料免費下載
2023-09-13 15:10:582 電子發(fā)燒友網(wǎng)站提供《使用FPGA I/O優(yōu)化來設計更高性價比的PCB.pdf》資料免費下載
2023-09-13 09:24:490 FANUC外部I/O點數(shù)不夠用了怎么辦？可以擴展I/O點數(shù)嗎？ 擴展FANUC的外部I/O點數(shù)是一種常見的需求，這可以通過一些方法來實現(xiàn)。 在FANUC控制系統(tǒng)中，I/O模塊被用于將外部設備與控制
2024-02-18 15:21:473600 電子發(fā)燒友網(wǎng)站提供《具有集成時鐘恢復器的LMH0397 3G-SDI雙向I/O數(shù)據(jù)表.pdf》資料免費下載
2024-06-22 10:00:560 電子發(fā)燒友網(wǎng)站提供《直接I/O庫.pdf》資料免費下載
2024-10-14 10:55:000 在計算機系統(tǒng)中，I/O接口與I/O端口是實現(xiàn)CPU與外部設備數(shù)據(jù)交換的關鍵組件，它們在功能、結構、作用及運作機制上均存在顯著差異，卻又相互協(xié)同工作，共同構建起CPU與外部設備之間的橋梁。本文旨在深入探討I/O接口與I/O端口的定義、特性、功能及其區(qū)別，為讀者提供全面、深入的技術解析。
2025-02-02 16:00:003196 在 I/O 時鐘布局器階段可能會發(fā)生錯誤，指出該工具無法對該時鐘結構進行布局，直至最后 BUFG 仍然無法完成布局。
2025-09-23 16:05:38799 示意 I/O口功能分配 電機驅(qū)動重點是需要使用高級定時器的6路比較輸出通道及通用定時器的3路輸入捕獲功能。根據(jù)系統(tǒng)框架設計及MCU特性，制定I/O口功能分配，具體見下表。 引腳 端口定義 功能分配
2025-12-29 13:31:19719 
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