microblaze和jtag-to-axi（jtag2axi）雖然也提供了訪問(wèn)axi總線的能力，但是依賴于xilinx平臺(tái)。而uart-to-axi（uart2axi4）橋接器并不依賴任何平臺(tái)
2025-12-02 10:05:43
1846 
。AXI4-Lite接口的特性如下： 1) 突發(fā)長(zhǎng)度為1。 2) 所有訪問(wèn)數(shù)據(jù)的寬度和數(shù)據(jù)總線寬度相同。 3) 支持?jǐn)?shù)據(jù)總線寬度為32位或64位。 4) 所有的訪問(wèn)相當(dāng)于AWCACHE和ARCACHE
2020-09-27 11:33:029822 
AXI （Advanced eXtensible Interface） 本是由ARM公司提出的一種總線協(xié)議， Xilinx從 6 系列的 FPGA 開始對(duì) AXI 總線提供支持，目前使用 AXI
2020-12-04 12:22:449055 
前面一節(jié)我們學(xué)會(huì)了創(chuàng)建基于AXI總線的IP，但是對(duì)于AXI協(xié)議各信號(hào)的時(shí)序還不太了解。這個(gè)實(shí)驗(yàn)就是通過(guò)SDK和Vivado聯(lián)合調(diào)試觀察AXI總線的信號(hào)。由于我們創(chuàng)建的接口是基于AXI_Lite協(xié)議
2020-12-23 15:32:373253 FPGA+ARM是ZYNQ的特點(diǎn)，那么PL部分怎么和ARM通信呢，依靠的就是AXI總線。這個(gè)實(shí)驗(yàn)是創(chuàng)建一個(gè)基于AXI總線的GPIO IP，利用PL的資源來(lái)擴(kuò)充GPIO資源。通過(guò)這個(gè)實(shí)驗(yàn)迅速入門
2020-12-25 14:07:026725 
MPSoC有六個(gè)PL側(cè)高性能（HP）AXI主接口連接到PS側(cè)的FPD（PL-FPD AXI Masters），可以訪問(wèn)PS側(cè)的所有從設(shè)備。這些高帶寬的接口主要用于訪問(wèn)DDR內(nèi)存。有四個(gè)HP AXI
2022-07-22 09:25:244483 由于ZYNQ架構(gòu)和常用接口IP核經(jīng)常出現(xiàn) AXI協(xié)議，賽靈思的協(xié)議手冊(cè)講解時(shí)序比較分散。所以筆者收藏AXI協(xié)議的幾種時(shí)序，方便編程。
2022-08-02 12:42:179566 首先我們看一下針對(duì)AXI接口的IP設(shè)計(jì)，在介紹之前我們先回顧一下AXI所具有的一些feature。
2024-02-20 17:12:563488 
AXI接口FIFO是從Native接口FIFO派生而來(lái)的。AXI內(nèi)存映射接口提供了三種樣式：AXI4、AXI3和AXI4-Lite。除了Native接口FIFO支持的應(yīng)用外，AXI FIFO還可以用于AXI系統(tǒng)總線和點(diǎn)對(duì)點(diǎn)高速應(yīng)用。
2025-03-17 10:31:111914 
各位大俠， 誰(shuí)有AXI總線的手冊(cè)呀？如果有中文學(xué)習(xí)記錄+手冊(cè)就更完美了。謝謝先
2014-08-05 12:28:25
Register）來(lái)設(shè)置GPIO引腳的中斷觸發(fā)模式，例如上升沿觸發(fā)或下降沿觸發(fā)。
4.AXI接口支持：AXI-GPIO支持AXI總線協(xié)議，可以與其他AXI外設(shè)進(jìn)行通信?？梢酝ㄟ^(guò)AXI接口進(jìn)行配置和控制，例如
2025-10-22 08:14:59
AXI總線學(xué)習(xí)AXI協(xié)議的主要特征主要結(jié)構(gòu)通道定義讀寫地址通道讀數(shù)據(jù)通道寫數(shù)據(jù)通道寫操作回應(yīng)信號(hào)接口和互聯(lián)寄存器片基本傳輸Read burstOverlapping read burstWrite
2022-02-09 07:17:23
PL端的編寫和使用，接下來(lái)是PS端的介紹AXI_Lite總線使用方法（上）pl端讀寫B(tài)RAM一、總覽如圖，main函數(shù)實(shí)現(xiàn)的功能主要是初始化中斷，中斷來(lái)自WRRD模塊發(fā)送數(shù)據(jù)完畢，中斷觸發(fā)為上升沿。具體功能往下看。我們首先來(lái)看#define。不知道還有沒(méi)有記得..
2022-01-10 08:00:55
1、AXI接口協(xié)議詳解 AXI 總線 上面介紹了AMBA總線中的兩種，下面看下我們的主角—AXI，在ZYNQ中有支持三種AXI總線，擁有三種AXI接口，當(dāng)然用的都是AXI協(xié)議。其中三種AXI總線
2022-10-14 15:31:40
AXI 總線上面介紹了AMBA總線中的兩種，下面看下我們的主角—AXI，在ZYNQ中有支持三種AXI總線，擁有三種AXI接口，當(dāng)然用的都是AXI協(xié)議。其中三種AXI總線分別為：AXI
2022-04-08 10:45:31
本文介紹了AMBA3.0AXI的結(jié)構(gòu)和特點(diǎn)，分析了新的AMBA3.0AXI協(xié)議相對(duì)于AMBA2.0的優(yōu)點(diǎn)。它將革新未來(lái)高性能SOC總線互連技術(shù)，其特點(diǎn)使它更加適合未來(lái)的高性能、低延遲設(shè)計(jì)。最后介紹了基于AXI協(xié)議的設(shè)計(jì)實(shí)例，探討了利用IP復(fù)用技術(shù)和DesginWareIP搭建基于AXI協(xié)議的SOC系統(tǒng)。
2023-09-20 08:30:25
AMBA_AXI總線詳解
2014-04-18 11:48:28
ARM處理器中有些總線APB AHB AXI 3 AXI 4，他們的有什么不同，各自作用？
2023-10-24 07:16:36
IP核均采用AXI總線接口，已經(jīng)不再支持native接口。故做除法運(yùn)算的重點(diǎn)從設(shè)計(jì)算法電路轉(zhuǎn)變成了調(diào)用AXI總線IP核以及HDL中有符號(hào)數(shù)的表示問(wèn)題，極大降低了開發(fā)難度。以下就上述兩個(gè)方面進(jìn)行探討
2018-08-13 09:27:32
1AXI4總線協(xié)議
AXI4總線協(xié)議是由ARM公司提出的一種片內(nèi)總線協(xié)議 ，旨在實(shí)現(xiàn)SOC中各模塊之間的高效可靠的數(shù)據(jù)傳輸和管理。AXI4協(xié)議具有高性能、高吞吐量和低延遲等優(yōu)點(diǎn)，在SOC設(shè)計(jì)中被
2025-06-02 23:05:19
NVMe需要用AXI總線進(jìn)行高速傳輸。這里，AXI總線是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）協(xié)議中的重要組成部分，主要面向
2025-05-17 10:27:56
AXI 總線是一種高速片內(nèi)互連總線，其定義于由 ARM 公司推出的 AMBA 協(xié)議中，主要用于高性能、高帶寬、低延遲、易集成的片內(nèi)互連需求。AXI4 總線是第四代 AXI 總線，其定義了三種總線接口
2025-06-24 18:00:11
? 這里以功能完備的 AXI4 接口舉例說(shuō)明 AXI4 總線的相關(guān)特點(diǎn)。AXI4 總線采用讀寫通道分離且數(shù)據(jù)通道與控制通道分離的方式，這樣的總線通道使其具有多主多從的連接特性和并行處理的能力，能夠
2025-06-24 18:02:23
擦除閃存扇區(qū)時(shí)，我需要為外部看門狗提供服務(wù)。被擦除的扇區(qū)位于執(zhí)行代碼的同一閃存組中。在嘗試從 RAM 跳躍和奔跑之前，我有幾個(gè)問(wèn)題。參考手冊(cè)中哪里討論了閃存失速？考慮到芯片架構(gòu)，在進(jìn)行扇區(qū)擦除時(shí)切換端口 G 上的引腳是否有任何問(wèn)題？換句話說(shuō)，AXI總線矩陣是否在閃存擦除期間停止？謝謝！
2022-12-12 06:52:59
，我注意到Vivado希望我為XADC AXI4Lite接口分配I / O引腳。它是否正確 ？我正在閱讀PG091，我找不到任何建議自己實(shí)施XADC AXI4Lite I / O規(guī)劃的部分。有人可以澄清
2018-11-01 16:07:36
本帖最后由 何立立 于 2018-1-9 15:03 編輯
ZYNQ 、AXI協(xié)議、PS與PL內(nèi)部通信 三種AXI總線分別為：AXI4：（For high-performance
2018-01-08 15:44:39
VARON是一款AXI性能分析工具。VARON幫助對(duì)AXI總線進(jìn)行性能分析，該總線用于FPGA/ASIC設(shè)計(jì)的各個(gè)階段，如架構(gòu)、RTL設(shè)計(jì)、原型濾波網(wǎng)絡(luò)等。 VARON捕獲AXI總線信號(hào)和可視化
2020-11-02 16:54:39
[]合成了內(nèi)存），輸出端口合成為ap_fifo，這意味著，由于AXi4Lite不支持fifo結(jié)構(gòu)，因此只能使用AXI4Stream接口/總線從輸出端口result []讀取數(shù)據(jù)。我也是這個(gè)嵌入式總線和接口
2019-02-28 13:47:30
請(qǐng)問(wèn)在開源的E203的AXI總線支持burst傳輸嗎？在sirv_gnrl_icb2axi.v模塊中看到了
請(qǐng)問(wèn)如何使用呢？相應(yīng)的在NucleiStudio中的代碼中需要做什么修改呢？有大佬指點(diǎn)一下想要使用AXI做burst傳輸具體需要做那些步驟呢？
2023-08-12 06:13:08
我必須為我的包含AXI總線的項(xiàng)目創(chuàng)建測(cè)試平臺(tái)。我開始編寫用于寫入和讀取的接口和事務(wù)。我閱讀了以下博客：http：//blog.verificationgentleman.com/2016/08
2020-05-06 09:04:55
我有一個(gè)simpleregister讀/寫/重置測(cè)試接口代碼（在VHDL中），我想與我的頂級(jí)處理系統(tǒng)7wrapper代碼鏈接。我想使用AXI總線協(xié)議對(duì)寄存器進(jìn)行讀/寫/復(fù)位。實(shí)際上，我的測(cè)試接口
2019-09-09 10:03:44
現(xiàn)在我要用block design搭建SOC，需要將總線轉(zhuǎn)為AXI。按照論壇中的帖子，將e203_subsys_mems模塊中的sirv_gnrl_icb2axi模塊放到system層中，然后聲明
2023-08-12 06:12:28
`1、在開發(fā)zynq工程時(shí)遇到多個(gè)axi_hp總線讀寫ddr時(shí)，總線鎖死。現(xiàn)象就是axi_hp的wready信號(hào)一直為低。架構(gòu)圖： 2、應(yīng)用write1、wrtie2、read1同時(shí)并行讀寫ddr3
2020-04-15 21:57:28
本指南介紹了高級(jí)微控制器總線體系結(jié)構(gòu)（AMBA）AXI的主要功能。
該指南解釋了幫助您實(shí)現(xiàn)AXI協(xié)議的關(guān)鍵概念和細(xì)節(jié)。
在本指南中，我們介紹：
?AMBA是什么。
?為什么AMBA在現(xiàn)代SoC設(shè)計(jì)中
2023-08-09 07:37:45
將系統(tǒng)外設(shè)總線內(nèi)部axi接口引出給gpio，注意vivado中g(shù)pio地址分配應(yīng)保證移植
Debug:
通過(guò)Xil_Out32函數(shù)給gpio的地址寫1或者0，注意這里地址是gpio地址也就是核中給
2025-10-29 06:08:12
介紹參考文檔《玩轉(zhuǎn)Zynq-基礎(chǔ)篇：AXI總線協(xié)議介紹.pdf》。3 AXI GP外設(shè)配置在zstar_ex53實(shí)例的基礎(chǔ)上，需要對(duì)ZYNQ7Processing System（PS）配置頁(yè)面做更改
2019-11-12 10:23:42
的邏輯設(shè)計(jì)。2 AXI總線協(xié)議介紹參考文檔《玩轉(zhuǎn)Zynq-基礎(chǔ)篇：AXI總線協(xié)議介紹.pdf》。3Zynq PS的AXI HP配置在ZYNQ7 ProcessingSystem中，點(diǎn)擊左側(cè)Page
2019-11-26 09:47:20
不同通道使用情況下的數(shù)據(jù)吞吐量。大家可以在此基礎(chǔ)上，更改不同的AXI HP總線時(shí)鐘頻率，以評(píng)估時(shí)鐘頻率對(duì)AXI HP總線的影響。2 AXI總線協(xié)議介紹參考文檔《玩轉(zhuǎn)Zynq-基礎(chǔ)篇：AXI總線協(xié)議介紹
2019-11-28 10:11:38
`玩轉(zhuǎn)Zynq連載3——AXI總線協(xié)議介紹1 更多資料共享 鏈接：https://share.weiyun.com/5s6bA0s 1 AXI協(xié)議簡(jiǎn)介AMBA AXI（Advanced
2019-05-06 16:55:32
無(wú)論是做SOC設(shè)計(jì)還是FPGA設(shè)計(jì)，AXI4總線是經(jīng)常提及的。關(guān)于AXI4總線關(guān)于什么是AXI4總線的定義，網(wǎng)絡(luò)上相關(guān)的文章不勝枚舉，也是無(wú)論是做FPGA還是ASIC都是必須要了解和掌握的知識(shí)，這里
2022-08-02 14:28:46
最近做的東西涉及到將原有的DSP+FPGA架構(gòu)的程序移植到ZYNQ-7系列FPGA上，請(qǐng)問(wèn)如何將原DSP程序移植到ZYNQ-7的ARM上，可不可以做一個(gè)EMIF總線和AXI總線轉(zhuǎn)換的模塊呢？
2014-05-12 21:51:09
VMM驗(yàn)證方法在AXI總線系統(tǒng)中的實(shí)現(xiàn):本文基于中科院計(jì)算所某項(xiàng)目實(shí)際工作，介紹如何利用高級(jí)驗(yàn)證語(yǔ)言、驗(yàn)證基本庫(kù)、以及成熟的驗(yàn)證模型，快速建立可隨機(jī)產(chǎn)生測(cè)試向量、向量場(chǎng)
2009-12-14 09:26:55
32 日前瑞思微電子正式宣布推出XSoC平臺(tái)，該平臺(tái)是一款基于AXI總線，擴(kuò)展性很強(qiáng)的SoC平臺(tái)。
2011-09-07 10:20:391602 
目的是利用嵌入在Xilinx FPGA中的MicroBlaze核實(shí)現(xiàn)基于AXI總線的雙核嵌入式系統(tǒng)設(shè)計(jì)以及共享實(shí)現(xiàn)LED燈的時(shí)控.
2012-03-09 14:17:0191 AMBA AXI 總線學(xué)習(xí)筆記，非常詳細(xì)的AXI總線操作說(shuō)明
2015-11-11 16:49:3312 本節(jié)介紹的AXI是個(gè)什么東西呢，它其實(shí)不屬于Zynq，不屬于Xilinx，而是屬于ARM。它是ARM最新的總線接口，以前叫做AMBA，從3.0以后就稱為AXI了。 書上講的AXI比較具體，本節(jié)呢不打算落入俗套，從應(yīng)用角度解釋AXI。
2018-07-13 07:08:0012676 
詳細(xì)介紹AXI總線
2017-02-28 21:03:541 AXI總線的MicroBlaze雙核SoPC系統(tǒng)設(shè)計(jì)
2017-10-31 08:54:448 基于AXI4Stream總線協(xié)議，在Xilinx公司提供的FPGA上實(shí)現(xiàn)了一個(gè)具有缺陷像素校正、色彩濾波陣列插值、圖像降噪實(shí)時(shí)圖像采集與顯示功能的視頻系統(tǒng)。AXI4Stream總線協(xié)議由ARM公司
2017-11-17 08:58:015345 這一節(jié)我們實(shí)現(xiàn)一個(gè)稍微復(fù)雜一點(diǎn)的功能——測(cè)量未知信號(hào)的頻率，PS和PL通過(guò)AXI總線交互數(shù)據(jù)，實(shí)現(xiàn)我們希望的功能。
2018-12-08 11:00:302095 
由于ZYNQ架構(gòu)和常用接口IP核經(jīng)常出現(xiàn) AXI協(xié)議，賽靈思的協(xié)議手冊(cè)講解時(shí)序比較分散。所以筆者收藏AXI協(xié)議的幾種時(shí)序，方便編程。
2019-05-12 09:10:3311737 
AXI總線是一種多通道傳輸總線，將地址、讀數(shù)據(jù)、寫數(shù)據(jù)、握手信號(hào)在不同的通道中發(fā)送，不同的訪問(wèn)之間順序可以打亂，用BUSID來(lái)表示各個(gè)訪問(wèn)的歸屬。主設(shè)備在沒(méi)有得到返回?cái)?shù)據(jù)的情況下可發(fā)出多個(gè)讀寫操作。讀回的數(shù)據(jù)順序可以被打亂，同時(shí)還支持非對(duì)齊數(shù)據(jù)訪問(wèn)。
2019-12-19 10:02:056029 在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三種總線，但PS與PL之間的接口卻只支持前兩種，AXI-Stream只能在PL中實(shí)現(xiàn)，不能直接和PS相連，必須通過(guò)AXI-Lite或
2020-09-24 09:50:307203 
不同類型的DMA GPIO PL general purpose AXI GP AXI utlilizing PS DMAC High performance w/DMA ACP w/DMA 幾種
2020-10-09 18:05:578939 
，進(jìn)入等待觸發(fā)狀態(tài)。 圖4?56 等待觸發(fā) 單擊 SDK 中的運(yùn)行按鈕后， VIVADO 中 HW_ILA2 窗口采集到波形輸出，可以看到 AXI 總線的工作時(shí)序。 SDK中 mian.c 程
2020-10-30 17:10:222961 
ZYNQ中DMA與AXI4總線 為什么在ZYNQ中DMA和AXI聯(lián)系這么密切？通過(guò)上面的介紹我們知道ZYNQ中基本是以AXI總線完成相關(guān)功能的： 圖4?34連接 PS 和 PL 的 AXI 互聯(lián)
2020-11-02 11:27:515033 
在 AMBA 系列之 AXI 總線協(xié)議初探 中，了解到 AXI 總線交互分為 Master / Slave 兩端，而且標(biāo)準(zhǔn)的 AXI 總線支持不同的位寬，既然是總線，那么必須要支持總線互聯(lián)，多 Master，多 Slave的場(chǎng)景
2022-02-08 11:44:0218240 在介紹AXI之前，先簡(jiǎn)單說(shuō)一下總線、接口以及協(xié)議的含義。總線、接口和協(xié)議，這三個(gè)詞常常被聯(lián)系在一起，但是我們心里要明白他們的區(qū)別。
2021-02-04 06:00:1510 在 AMBA 系列之 AXI 總線協(xié)議初探 中，了解到 AXI 總線交互分為 Master / Slave 兩端，而且標(biāo)準(zhǔn)的 AXI 總線支持不同的位寬，既然是總線，那么必須要支持總線互聯(lián)，多 Master，多 Slave的場(chǎng)景
2021-02-23 06:57:0045 本系列我想深入探尋 AXI4 總線。不過(guò)事情總是這樣，不能我說(shuō)想深入就深入。當(dāng)前我對(duì) AXI總線的理解尚談不上深入。但我希望通過(guò)一系列文章，讓讀者能和我一起深入探尋 AXI4。
2021-03-17 21:40:2925 本文介紹了AMBA3。0AXI的結(jié)構(gòu)和特點(diǎn)，分析了新的AMBA3。0AXI協(xié)議相對(duì)于AMBA2。0的優(yōu)點(diǎn)。它將革新未來(lái)高性能SOC總線互連技術(shù)，其特點(diǎn)使它更加適合未來(lái)的高性能、低延遲設(shè)計(jì)。
2021-03-29 09:46:439 AXI是個(gè)什么東西呢，它其實(shí)不屬于Zynq，不屬于Xilinx，而是屬于ARM。它是ARM最新的總線接口，以前叫做AMBA，從3.0以后就稱為AXI了。
2021-04-09 17:10:107245 
本文介紹了AMBA 3.0 AXI的結(jié)構(gòu)和特點(diǎn)，分析了新的AMBA 3.0 AXI協(xié)議相對(duì)于AMBA 2. 0的優(yōu)點(diǎn)。它將革新未來(lái)高性能SOC總線互連技術(shù)，其特點(diǎn)使它更加適合未來(lái)的高性能、低延遲
2021-04-12 15:47:3928 學(xué)習(xí)內(nèi)容 學(xué)習(xí)關(guān)于AXI總線的信號(hào)接口的具體要求（包括不同通道之間的關(guān)系，握手機(jī)制說(shuō)明等）和AXI4-Lite的相關(guān)信息，在文章后半部分對(duì)AXI讀寫時(shí)序進(jìn)行了簡(jiǎn)要講解，主要針對(duì)ARM公司
2021-04-30 11:22:135137 
學(xué)習(xí)內(nèi)容 近期設(shè)計(jì)需要用到AXI總線的IP，所以就對(duì)應(yīng)常用的IP進(jìn)行簡(jiǎn)要的說(shuō)明，本文主要對(duì)AXI互聯(lián)IP進(jìn)行介紹。 基礎(chǔ)架構(gòu)IP 基礎(chǔ)的IP是用于幫助組裝系統(tǒng)的構(gòu)建塊?；A(chǔ)架構(gòu)IP往往是一個(gè)通用IP
2021-05-11 14:52:557870 
學(xué)習(xí)內(nèi)容 學(xué)習(xí)關(guān)于AXI總線的信號(hào)接口的具體要求（包括不同通道之間的關(guān)系，握手機(jī)制說(shuō)明等）和AXI4-Lite的相關(guān)信息，在文章后半部分對(duì)AXI讀寫時(shí)序進(jìn)行了簡(jiǎn)要講解，主要針對(duì)ARM公司
2021-06-01 10:57:383463 
AXI總線學(xué)習(xí)AXI協(xié)議的主要特征主要結(jié)構(gòu)通道定義讀寫地址通道讀數(shù)據(jù)通道寫數(shù)據(jù)通道寫操作回應(yīng)信號(hào)接口和互聯(lián)寄存器片基本傳輸Read burstOverlapping read burstWrite
2021-12-05 16:21:035 uart2axi_master_intf程序源碼：/**************************************************** Module Name
2021-12-28 20:04:4214 本系列我想深入探尋 AXI4 總線。不過(guò)事情總是這樣，不能我說(shuō)想深入就深入。當(dāng)前我對(duì) AXI總線的理解尚談不上深入。但我希望通過(guò)一系列文...
2022-02-07 11:36:334 AXI——Advanced eXtensible Interface，直譯過(guò)來(lái)就是先進(jìn)的可擴(kuò)展接口，是由ARM公司提出的，是一種高性能、高帶寬、低延遲的片內(nèi)總線。FPGA工程師會(huì)發(fā)現(xiàn)其大量運(yùn)用于FPGA設(shè)計(jì)中，Vivado中的接口類IP全部都配有AXI接口，可見(jiàn)其重要性。
2022-03-14 14:13:017560 本文主要介紹關(guān)于AXI4-Stream Video 協(xié)議和AXI_VDMA的IP核相關(guān)內(nèi)容。為后文完成使用帶有HDMI接口的顯示器構(gòu)建圖像視頻顯示的測(cè)試工程做準(zhǔn)備。
2022-07-03 16:11:0510566 AXI4 是一種高性能memory-mapped總線，AXI4-Lite是一只簡(jiǎn)單的、低通量的memory-mapped 總線，而 AXI4-Stream 可以傳輸高速數(shù)據(jù)流。從字面意思去理解
2022-07-04 09:40:1410523 關(guān)于AXI總線協(xié)議的一些簡(jiǎn)單知識(shí)，通過(guò)閱讀Xilinx的使用指導(dǎo)手冊(cè)（UG1037），結(jié)合正點(diǎn)原子的ZYNQ視頻進(jìn)行梳理總結(jié)。
2022-07-15 09:16:293977 本文主要介紹了AXI通道以及在每個(gè)通道下信號(hào)的概述。
2022-08-04 10:49:1712564 本系列我想深入探尋 AXI4 總線。不過(guò)事情總是這樣，不能我說(shuō)想深入就深入。當(dāng)前我對(duì) AXI總線的理解尚談不上深入。但我希望通過(guò)一系列文章，讓讀者能和我一起深入探尋 AXI4。
2022-08-29 14:58:442981 AXI總線在FPGA設(shè)計(jì)中使用越來(lái)越頻繁，但初學(xué)的同學(xué)經(jīng)常會(huì)因?yàn)閷?duì)協(xié)議的理解不夠深入，寫出來(lái)的代碼經(jīng)常會(huì)出現(xiàn)死鎖等問(wèn)題，對(duì)FPGA設(shè)計(jì)與調(diào)試帶來(lái)很多不必要的麻煩。為了解決這個(gè)問(wèn)題，我們可以
2022-10-08 16:07:117395 AXI (高性能擴(kuò)展總線接口，Advanced eXtensible Interface)是ARM AMBA 單片機(jī)總線系列中的一個(gè)協(xié)議，是計(jì)劃用于高性能、高主頻的系統(tǒng)設(shè)計(jì)的。AXI協(xié)議是被優(yōu)化
2022-10-10 09:22:2211273 AXI總線作為一種線，可以掛若干主設(shè)備與從設(shè)備，如果若干主設(shè)備要同時(shí)訪問(wèn)總線，必然會(huì)導(dǎo)致總線需要仲裁。本文不涉及細(xì)節(jié)，只簡(jiǎn)單減少原理，一般來(lái)說(shuō)這個(gè)東西不需要自己寫，ARM會(huì)提供，但是作為設(shè)計(jì)者要大致知道原理。
2022-11-30 17:04:362510 V1.0 ASB、APB是第一代AMBA協(xié)議的一部分。主要應(yīng)用在低帶寬的外設(shè)上，如UART、 I2C，它的架構(gòu)不像AHB總線是多主設(shè)備的架構(gòu)，APB總線的唯一主設(shè)備是APB橋（與AXI或APB相連），因此不需要仲裁一些Request/grant信號(hào)。
2023-04-14 10:54:544694 之前文章為大家介紹了AXI的協(xié)議與架構(gòu)，本篇我們接著往下講AXI的讀寫傳輸
內(nèi)容概括
2023-05-04 14:41:273072 
AXI 規(guī)范描述了兩個(gè)接口之間的點(diǎn)對(duì)點(diǎn)協(xié)議：manager and subordinate接口。
2023-05-05 11:42:401323 
在zynq開發(fā)過(guò)程中，AXI總線經(jīng)常遇到，每次看到AXI總線相關(guān)的信號(hào)時(shí)都一頭霧水，仔細(xì)研究一下，將信號(hào)分分類，發(fā)現(xiàn)其實(shí)也不難。
2023-05-25 11:22:541790 
AXI4協(xié)議是ARM的AMBA總線協(xié)議重要部分，ARM介紹AXI4總線協(xié)議是一種性能高，帶寬高，延遲低的總線協(xié)議。
2023-06-19 11:17:425678 
最近需要用到AXI接口的模塊，xilinx的IP核很多都用到了AXI總線進(jìn)行數(shù)據(jù)和指令傳輸。如果有多個(gè)設(shè)備需要使用AXI協(xié)議對(duì)AXI接口的BRAM進(jìn)行讀寫，總線之間該如何進(jìn)行仲裁，通信？
2023-06-19 15:45:1414453 
從 FPGA 應(yīng)用角度看看 AMBA 總線中的 AXI4 總線。
2023-06-21 15:21:443091 
可以看到，在AXI到UART中，是通過(guò)寄存器和FIFO進(jìn)行中介的。因?yàn)閺?b class="flag-6" style="color: red">AXI總線往里看，其控制的是就是地址上所映射的寄存器。
2023-06-27 10:12:537698 
本文開源一個(gè)FPGA項(xiàng)目：基于AXI總線的DDR3讀寫。之前的一篇文章介紹了DDR3簡(jiǎn)單用戶接口的讀寫方式：《DDR3讀寫測(cè)試》，如果在某些項(xiàng)目中，我們需要把DDR掛載到AXI總線上，那就要通過(guò)MIG IP核提供的AXI接口來(lái)讀寫DDR。
2023-09-01 16:20:377276 
以AXI4為例，有AXI full/lite/stream之分。 在Xilinx系列FPGA及其有關(guān)IP核中，經(jīng)常見(jiàn)到AXI總線接口，AXI總線又分為三種： ?AXI-Lite，AXI-Full以及
2023-10-31 15:37:082142 
在介紹AXI之前，先簡(jiǎn)單說(shuō)一下總線、 接口 以及協(xié)議的含義 總線、接口和協(xié)議，這三個(gè)詞常常被聯(lián)系在一起，但是我們心里要明白他們的區(qū)別。 總線是一組傳輸通道，是各種邏輯器件構(gòu)成的傳輸數(shù)據(jù)的通道，一般由
2023-12-16 15:55:011879 本文主要集中在AMBA協(xié)議中的AXI4協(xié)議。之所以選擇AXI4作為講解，是因?yàn)檫@個(gè)協(xié)議在SoC、IC設(shè)計(jì)中應(yīng)用比較廣泛。
2024-01-17 12:21:224273 
AXI總線由一些核心組成，包括AXI主處理器接口（AXI4）、AXI處理器到協(xié)處理器接口（AXI4-Lite）、AXI主外設(shè)接口（AXI4）、AXI外設(shè)到主處理器接口（AXI4-Lite）等。
2024-04-18 11:41:392500 AXI4和AXI3是高級(jí)擴(kuò)展接口（Advanced eXtensible Interface）的兩個(gè)不同版本，它們都是用于SoC（System on Chip）設(shè)計(jì)中的總線協(xié)議，用于處理器和其它外設(shè)之間的高速數(shù)據(jù)傳輸。
2024-05-10 11:29:5013098 
NVMe需要用AXI總線進(jìn)行高速傳輸。而AXI總線是ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）協(xié)議中的重要組成部分，主要面向高性能、高帶寬、低延時(shí)的片內(nèi)互連需求。這里簡(jiǎn)要介紹AXI總線區(qū)別，以及讀寫架構(gòu)基本原理
2025-05-21 09:29:51658 
AXI4 總線是第四代 AXI 總線，其定義了三種總線接口，分別為：AXI4、AXI4-Lite 和 AXI4-Stream接口。其中 AXI4 也稱為 AXI4-Full 是一種基于地址的高性能
2025-06-24 23:22:33523 
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