問題描述

AXI 協(xié)議使用的是valid-ready握手的方式去傳輸數(shù)據(jù)。關(guān)于valid ready 握手，有幾個(gè)要點(diǎn)：

• 數(shù)據(jù)data使用valid作為有效性指示。當(dāng)valid為1是，data數(shù)據(jù)才有效。
• valid和ready信號(hào)同時(shí)為高時(shí)，數(shù)據(jù)傳輸真正發(fā)生。
• valid在沒有ready到來的情況下，不能自己變?yōu)?。也就是，數(shù)據(jù)沒有處理，必須一直等待。
• ready表征下一級(jí)是否準(zhǔn)備好。ready信號(hào)可以隨時(shí)起來，隨時(shí)下去。

valid與data的時(shí)序修復(fù)

對于valid 跟data的時(shí)序問題，比較好修，這也是pipeline機(jī)制中，最常見的修timing的方法：打一拍。所有的打一拍，都可以抽象為valid-ready data 模型。在這個(gè)模型中。valid 和data需要打一拍，改善時(shí)序。

最常見的修復(fù)方法

valid在握手的情況下，打一拍，傳到下級(jí)，不握手的情況下，維持原值。data數(shù)據(jù)一樣。對于ready則是直接傳過去即可。

VALID_DOWN <= handshake ? VALID_UP : VALID_DOWN         ;
DATA_DOWN  <= handshake ? DATA_UP : DATA_DOWN           ;
READY_UP    = READY_DOWN                                ;

進(jìn)行修改——簡化

對其進(jìn)行修改，可以發(fā)現(xiàn)邏輯進(jìn)行簡化：valid的邏輯，在傳輸?shù)臅r(shí)候，可以直接使用ready_up。也就是，ready_up是1的時(shí)候，你可以傳。也就是變?yōu)槿缦麓a：

VALID_DOWN <= READY_UP  ? VALID_UP : VALID_DOWN         ;
DATA_DOWN  <= handshake ? DATA_UP : DATA_DOWN           ;
READY_UP    = READY_DOWN                                ;

進(jìn)行修改——無氣泡傳輸

對其繼續(xù)進(jìn)行修改，可以發(fā)現(xiàn)現(xiàn)在的電路，已經(jīng)存在了一級(jí)寄存器。這一級(jí)寄存器，可以給上一級(jí)的data，多提供一級(jí)存儲(chǔ)。也就是說，就算是下級(jí)ready是0，只要寄存器里邊沒有數(shù)，上一級(jí)仍然可以ready為高，將數(shù)據(jù)存儲(chǔ)一拍。本質(zhì)上就是消除了一級(jí)氣泡。

VALID_DOWN <= READY_UP  ? VALID_UP : VALID_DOWN         ;
DATA_DOWN  <= handshake ? DATA_UP : DATA_DOWN           ;
assign READY_UP = READY_DOWN || ~VALID_DOWN             ;

示例代碼

這是最常用的一個(gè)valid打拍的情況。詳細(xì)示例代碼如下，僅供參考：

(p.s.：本代碼為業(yè)余時(shí)間作為個(gè)人興趣寫的代碼，未經(jīng)嚴(yán)謹(jǐn)驗(yàn)證，僅供原型原理說明，可復(fù)制粘貼使用，但不承諾準(zhǔn)確性。)

module valid_flop
        (
        CLK                                                                     ,
        RESET                                                                   ,
        VALID_UP                                                                ,
        READY_UP                                                                ,
        DATA_UP                                                                 ,
        VALID_DOWN                                                              ,
        READY_DOWN                                                              ,
        DATA_DOWN
        );

//-----------------------------------------------------------------------------
parameter WIDTH            = 32                                                 ;

//-----------------------------------------------------------------------------
input                      CLK                                                  ;
input                      RESET                                                ;
input                      VALID_UP                                             ;
output                     READY_UP                                             ;
input  [WIDTH-1:0]         DATA_UP                                              ;
output                     VALID_DOWN                                           ;
input                      READY_DOWN                                           ;
output [WIDTH-1:0]         DATA_DOWN                                            ;

//-----------------------------------------------------------------------------
wire                       CLK                                                  ;
wire                       RESET                                                ;
wire                       VALID_UP                                             ;
wire                       READY_UP                                             ;
wire   [WIDTH-1:0]         DATA_UP                                              ;
//Down Stream
reg                        VALID_DOWN                                           ;
wire                       READY_DOWN                                           ;
reg    [WIDTH-1:0]         DATA_DOWN                                            ;

//-----------------------------------------------------------------------------
//Valid
always @(posedge CLK)
if (RESET)  VALID_DOWN <= 1'b0                                                  ;
else        VALID_DOWN <= READY_UP ? VALID_UP : VALID_DOWN                      ;
//Data
always @(posedge CLK)
if (RESET)  DATA_DOWN <= {WIDTH{1'b0}}                                          ;
else        DATA_DOWN <= (READY_UP && VALID_UP) ? DATA_UP : DATA_DOWN           ;
//READY with buble collapsing.
assign READY_UP = READY_DOWN || ~VALID_DOWN                                     ;
//READY with no buble collapsing.
//assign READY_UP = READY_DOWN                                                  ;

endmodule

模型變化

上面的模型可以有很多變化，比如一種協(xié)議，不存在反壓，或者說只有valid 和data，數(shù)據(jù)總是可以發(fā)送的。

VALID_DOWN <= VALID_UP        							;
DATA_DOWN  <= VALID_UP ? DATA_UP : DATA_DOWN            ;
valid only_no_data模型

上面的模型繼續(xù)變化，比如只有control信號(hào)，沒有數(shù)據(jù)(data)。就簡化成直接打一拍了。

VALID_DOWN <= VALID_UP