摘要

新的全濕剝離工藝在去除高度注入的光刻膠時(shí)不需要干等離子體灰化工藝，同時(shí)保持低缺陷水平和至少相當(dāng)于記錄工藝的高產(chǎn)量性能?；一襟E的消除減少了不希望的基板損壞和材料損失，改善了周期時(shí)間，釋放了晶圓廠占地面積，并降低了資本投資和運(yùn)營(yíng)成本。

在 CMOS 制造中，離子注入用于修改硅襯底以滿足各種帶隙工程需求。通常，圖案化光刻膠 (PR) 用于定義離子注入位置。離子注入后，圖案化的光刻膠必須完全去除，表面必須為下一輪的圖案化和離子注入做好準(zhǔn)備。離子注入在光刻膠表面形成一層堅(jiān)韌的層，使其難以去除。

常使用干式等離子體灰化去除注入的光刻膠，然后進(jìn)行濕式化學(xué)清洗。離子注入工藝的三個(gè)回路——隔離（阱）回路、晶體管通道回路和晶體管結(jié)構(gòu)回路——用于構(gòu)建CMOS器件。僅阱環(huán)路就占總工藝層的近三分之一，在 90nm 邏輯 CMOS 制造的情況下，可能涉及超過(guò) 21 個(gè)步驟的離子注入和光刻膠剝離。因此，循環(huán)時(shí)間的任何減少都會(huì)迅速成倍增加，從而顯著縮短總處理時(shí)間。

全濕光刻膠優(yōu)勢(shì)

已經(jīng)提出了一種全濕光刻膠去除工藝，以消除等離子體引起的基板損壞的可能性并減少基板材料損失 [1, 2]。此外，消除等離子體灰化步驟顯著減少了離子注入圖案化周期時(shí)間，這對(duì)于代工 CMOS 制造尤其重要。

在大批量生產(chǎn)環(huán)境中，只有在與現(xiàn)有記錄工藝 (POR) 的最終良率性能相匹配的情況下，采用這種全濕式光刻膠剝離工藝才是合理的。

制造基線（灰化后清潔）工藝和全濕剝離工藝的蝕刻速率行為如圖 1 所示。蝕刻速率數(shù)據(jù)用于設(shè)置全濕剝離工藝參數(shù)，以最大限度地減少下降缺陷控制性能，并將工藝引起的材料損失與當(dāng)前器件幾何形狀的制造基線相匹配。在這項(xiàng)工作中，所有四個(gè)井回路都使用了一個(gè)使用五分鐘的 SPM 暴露，然后是兩分鐘的 APM 暴露的過(guò)程。

處理周期時(shí)間

與 POR（灰+濕）相比，這種全濕工藝可以將每個(gè)掩模的光刻膠剝離周期時(shí)間從 70 分鐘減少到大約 25 分鐘——大約是 POR 基線周期時(shí)間的三分之一。考慮到井回路的七個(gè)掩模層，通過(guò)全濕光刻膠剝離的總循環(huán)時(shí)間從八小時(shí)減少到大約五小時(shí)，這使循環(huán)時(shí)間減少了 60% 以上。

產(chǎn)量表現(xiàn)基準(zhǔn)

為了實(shí)現(xiàn)離子注入后光刻膠全濕剝離工藝與當(dāng)前基線（灰化 + 灰化后清潔）工藝之間的批量生產(chǎn)比較，使用稱為協(xié)調(diào)置信度的專有統(tǒng)計(jì)控制技術(shù)對(duì)晶圓最終良率表現(xiàn)。該技術(shù)在制造過(guò)程中使用逐步相同的表征，并通過(guò)各種晶圓驗(yàn)收測(cè)試 (WAT) 進(jìn)行最終良率性能分析。

結(jié)論

已開發(fā)出一種全濕式光刻膠去除工藝，該工藝減少了工藝步驟的數(shù)量并消除了等離子體引起的基板損壞的可能性，同時(shí)還最大限度地減少了基板材料損失。正如本文詳述的工藝驗(yàn)證實(shí)驗(yàn)所證明的那樣，與當(dāng)前的制造基線工藝（等離子灰化后濕法清洗）相比，這種剝離方法可提供等效的缺陷控制和可比的良率控制 (>99.9%)。此外，全濕法工藝證明能夠?qū)㈦x子注入周期時(shí)間減少 60% 以上，同時(shí)將潔凈室空間利用率提高 300% 以上。

審核編輯：符乾江