在本文中講述了HARSE的工藝條件，其產(chǎn)生超過3微米/分鐘的蝕刻速率和控制良好的、高度各向異性的蝕刻輪廓，還將成為展示先進封裝技術的潛在應用示例。
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在用作陽極硅襯底的 “光學工作臺”示意圖中顯示，混合技術集成和封裝使用第二光刻步驟，可以在硅中蝕刻出相對于激光器的精確深度和位置的溝槽，以便被動對準光纖，此外可以蝕刻晶片通孔，用作正面控制和/或驅(qū)動電路的光學或電學互連。

圖1

圖1展示了其中的幾個概念，其中一張掃描電鏡照片顯示了同時蝕刻到約250微米深度的硅特征，在圖1a中，中心正方形或器件定位器”可用于精確定位混合結構，而溝槽特征可用于電互連或延伸到光纖的晶片邊緣，在圖1b和1c中，高倍掃描電鏡顯微照片顯示了側(cè)壁和場的高各向異性和平滑蝕刻形態(tài)。

圖2

為了實現(xiàn)被動自對準、蝕刻研究了作為室壓、陰極射頻功率和ICP源功率的函數(shù)的參數(shù)，在圖2中，當陰極射頻功率、等離子體源功率和氣體流量保持不變時，硅蝕刻速率和硅對光刻膠的蝕刻選擇性顯示為壓力的函數(shù)，通常導致離子能量和等離子體密度的變化，這強烈影響蝕刻性能，隨著壓力增加，表明在較低壓力下反應物受限，這種相對于抗蝕劑的高蝕刻選擇性使得能夠以高縱橫比進行深硅蝕刻(通常> 600 微米)。

蝕刻特性通常表現(xiàn)出對離子能量和等離子體的強烈依賴密度，離子能量影響蝕刻的物理成分，而等離子體密度可以影響工藝的物理和化學成分，當所有其它等離子體參數(shù)保持不變時，硅蝕刻速率和硅對光刻膠的蝕刻選擇性被繪制為陰極射頻功率的函數(shù)，隨著射頻功率的增加，硅蝕刻速率單調(diào)增加幾乎3倍，由于陰極射頻功率與直流偏壓和離子轟擊能量密切相關，較高離子能量下的較高蝕刻速率意味著蝕刻產(chǎn)物從表面的濺射解吸得到改善和/或硅表面分子的更有效的鍵斷裂，隨著離子轟擊能量的增加，硅場區(qū)域中的聚合物的濺射效率也增加，該聚合物是在混合離子注入工藝的沉積周期中沉積的，在低離子能量條件下，聚合物可能不能有效地濺射，從而增加了混合蝕刻工藝的蝕刻開始時間并降低了硅蝕刻速率，盡管硅蝕刻速率更快，但由于聚合物和抗蝕劑的更有效濺射，隨著射頻功率的增加，蝕刻選擇性顯著降低。

盡管在高陰極rf功率等離子體下觀察到更快的蝕刻速率條件下，蝕刻輪廓變得可重入，圖中掃描電鏡顯微照片顯示在(a) 8和(b) 25 W陰極射頻功率下蝕刻的硅，在8W時，蝕刻剖面高度各向異性，蝕刻深度約為23微米，在25 W時，蝕刻深度約為30 微米，并且觀察到顯著的凹入輪廓。

在較高的射頻功率下，凹入蝕刻輪廓可能是由于在較高的離子能量下濺射去除了側(cè)壁聚合物蝕刻抑制劑，這導致了硅的橫向蝕刻，對于高密度等離子體系統(tǒng)，離子能量和等離子體密度的影響更明顯，因為與RIE相比，離子能量和等離子體密度可以更有效地解耦。隨著等離子體源功率的增加，硅蝕刻速率增加了約30%，蝕刻選擇性數(shù)據(jù)在約55∶1至90∶1的范圍內(nèi)不太穩(wěn)定，在800瓦電感耦合等離子體源功率下觀察到的低選擇性還沒有完全理解。

在HARSE工藝中觀察到的高蝕刻選擇性可歸因于側(cè)壁抑制劑聚合物的沉積，其也沉積在抗蝕劑上，盡管表面受到離子轟擊，但沉積的聚合物增強了抗蝕劑的完整性，并顯著降低了腐蝕速率。此外，HARSE工藝中較低的直流偏壓顯著降低了抗蝕劑侵蝕率，這 HARSE工藝產(chǎn)生約1.9 微米/分鐘的蝕刻速率、高度各向異性的蝕刻輪廓和平滑的蝕刻形態(tài)，電感耦合等離子體中獲得的通孔蝕刻輪廓很難控制，在通孔頂部具有凹入的側(cè)壁輪廓和比通孔底部獲得的開口寬得多的開口。

對于幾種高電阻抗蝕劑工藝條件，顯示了1至3.5微米/分鐘的蝕刻速率，具有高度各向異性的輪廓和平滑的蝕刻形態(tài)，硅蝕刻速率和輪廓強烈依賴于陰極射頻功率，隨著離子能量的增加，蝕刻速率增加，蝕刻輪廓變得更加重要，凹入蝕刻輪廓可能是由于側(cè)壁聚合物蝕刻抑制劑的濺射去除，硅蝕刻特性對室壓和等離子體源功率的依賴性小得多，HARSE工藝在室溫下操作，由于抗蝕劑的高蝕刻選擇性，不需要硬光掩模。與電感耦合等離子體刻蝕相比，在較低的直流偏壓下，該工藝產(chǎn)生了更多的各向異性刻蝕輪廓、更高的抗蝕選擇性和更快的硅刻蝕速率，RSE工藝有望實現(xiàn)“混合技術”集成和封裝。

　　審核編輯：湯梓紅