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FPGA的用處比我們平時(shí)想象的用處更廣泛，原因在于其中集成的模塊種類(lèi)更多，而不僅僅是原來(lái)的簡(jiǎn)單邏輯單元（LE）。
早期的FPGA相對(duì)比較簡(jiǎn)單，所有的功能單元僅僅由管腳、內(nèi)部buffer、LE、RAM構(gòu)建而成，LE由LUT（查找表）和D觸發(fā)器構(gòu)成，RAM也往往容量非常小。
現(xiàn)在的FPGA不僅包含以前的LE，RAM也更大更快更靈活，管教IOB也更加的復(fù)雜，支持的IO類(lèi)型也更多，而且內(nèi)部還集成了一些特殊功能單元，包括：
DSP：實(shí)際上就是乘加器，F(xiàn)PGA內(nèi)部可以集成多個(gè)乘加器，而一般的DSP芯片往往每個(gè)core只有一個(gè)。換言之，F(xiàn)PGA可以更容易實(shí)現(xiàn)多個(gè)DSP core功能。在某些需要大量乘加計(jì)算的場(chǎng)合，往往多個(gè)乘加器并行工作的速度可以遠(yuǎn)遠(yuǎn)超過(guò)一個(gè)高速乘加器。
SERDES：高速串行接口。將來(lái)PCI-E、XAUI、HT、S-ATA等高速串行接口會(huì)越來(lái)越多。有了SERDES模塊，F(xiàn)PGA可以很容易將這些高速串行接口集成進(jìn)來(lái)，無(wú)需再購(gòu)買(mǎi)專門(mén)的接口芯片。
CPU core：分為2種，軟core和硬core.軟core是用邏輯代碼寫(xiě)的CPU模塊，可以在任何資源足夠的FPGA中實(shí)現(xiàn)，使用非常靈活。而且在大容量的FPGA中還可以集成多個(gè)軟core，實(shí)現(xiàn)多核并行處理。硬core是在特定的FPGA內(nèi)部做好的CPU core，優(yōu)點(diǎn)是速度快、性能好，缺點(diǎn)是不夠靈活。
不過(guò)，F(xiàn)PGA還是有缺點(diǎn)。對(duì)于某些高主頻的應(yīng)用，F(xiàn)PGA就無(wú)能為力了?，F(xiàn)在雖然理論上FPGA可以支持的500MHz，但在實(shí)際設(shè)計(jì)中，往往200MHz以上工作頻率就很難實(shí)現(xiàn)了。
FPGA設(shè)計(jì)要點(diǎn)之一：時(shí)鐘樹(shù)
對(duì)于FPGA來(lái)說(shuō)，要盡可能避免異步設(shè)計(jì)，盡可能采用同步設(shè)計(jì)。
同步設(shè)計(jì)的個(gè)關(guān)鍵，也是關(guān)鍵中的關(guān)鍵，就是時(shí)鐘樹(shù)。
一個(gè)糟糕的時(shí)鐘樹(shù)，對(duì)FPGA設(shè)計(jì)來(lái)說(shuō)，是一場(chǎng)無(wú)法彌補(bǔ)的災(zāi)難，是一個(gè)沒(méi)有打好地基的大樓，崩潰是必然的。
具體一些的設(shè)計(jì)細(xì)則：
1）盡可能采用單一時(shí)鐘；
2）如果有多個(gè)時(shí)鐘域，一定要仔細(xì)劃分，千萬(wàn)小心；
3）跨時(shí)鐘域的信號(hào)一定要做同步處理。對(duì)于控制信號(hào)，可以采用雙采樣；對(duì)于數(shù)據(jù)信號(hào)，可以采用異步fifo.需要注意的是，異步fifo不是的，一個(gè)異步fifo也只能解決一定范圍內(nèi)的頻差問(wèn)題。
4）盡可能將FPGA內(nèi)部的PLL、DLL利用起來(lái)，這會(huì)給你的設(shè)計(jì)帶來(lái)大量的好處。
5）對(duì)于特殊的IO接口，需要仔細(xì)計(jì)算Tsu、Tco、Th，并利用PLL、DLL、DDIO、管腳可設(shè)置的delay等多種工具來(lái)實(shí)現(xiàn)。簡(jiǎn)單對(duì)管腳進(jìn)行Tsu、Tco、Th的約束往往是不行的。
可能說(shuō)的不是很確切。這里的時(shí)鐘樹(shù)實(shí)際上泛指時(shí)鐘方案，主要是時(shí)鐘域和PLL等的規(guī)劃，一般情況下不牽扯到走線時(shí)延的詳細(xì)計(jì)算（一般都走全局時(shí)鐘網(wǎng)絡(luò)和局部時(shí)鐘網(wǎng)絡(luò)，時(shí)延固定），和ASIC中的時(shí)鐘樹(shù)不一樣。對(duì)于ASIC，就必須對(duì)時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)、布線、時(shí)延計(jì)算進(jìn)行仔細(xì)的分析計(jì)算才行。
FPGA設(shè)計(jì)要點(diǎn)之二：FSM
FSM：有限狀態(tài)機(jī)。這個(gè)可以說(shuō)時(shí)邏輯設(shè)計(jì)的基礎(chǔ)。幾乎稍微大一點(diǎn)的邏輯設(shè)計(jì)，幾乎都能看得到FSM.
FSM分為moore型和merly型，moore型的狀態(tài)遷移和變量無(wú)關(guān)，merly型則有關(guān)。實(shí)際使用中大部分都采用merly型。
FSM通常有2種寫(xiě)法：?jiǎn)芜M(jìn)程、雙進(jìn)程。
初學(xué)者往往喜歡單進(jìn)程寫(xiě)法，格式如下：
always @（ posedge clk or posedge rst ）
begin
if （ rst == 1‘b1 ）
FSM_status 《= ……；
else
case（ FSM_status ）
……；
endcase
end
簡(jiǎn)單的說(shuō)，單進(jìn)程FSM就是把所有的同步、異步處理都放入一個(gè)always中。
優(yōu)點(diǎn)：
1）看起來(lái)比較簡(jiǎn)單明了，寫(xiě)起來(lái)也不用在每個(gè)case分支或者if分支中寫(xiě)全對(duì)各個(gè)信號(hào)和狀態(tài)信號(hào)的處理。也可以簡(jiǎn)單在其中加入一些計(jì)數(shù)器進(jìn)行計(jì)數(shù)處理。
2）所有的輸出信號(hào)都已經(jīng)是經(jīng)過(guò)D觸發(fā)器鎖存了。
缺點(diǎn)：
1）優(yōu)化效果不佳。由于同步、異步放在一起，編譯器一般對(duì)異步邏輯的優(yōu)化效果。單進(jìn)程FSM把同步、異步混雜在一起的結(jié)果就是導(dǎo)致編譯器優(yōu)化效果差，往往導(dǎo)致邏輯速度慢、資源消耗多。
2）某些時(shí)候需要更快的信號(hào)輸出，不必經(jīng)過(guò)D觸發(fā)器鎖存，這時(shí)單進(jìn)程FSM的處理就比較麻煩了。
雙進(jìn)程FSM，格式如下：
always @（ posedge clk or posedge rst ）
begin
if （ rst == 1’b1 ）
FSM_status_current 《= …；
else
FSM_status_current 《= FSM_status_next;
always @（*）
begin
case （ FSM_status_current ）
FSM_status_next = ……；
endcase
end
從上面可以看到，同步處理和異步處理分別放到2個(gè)always中。其中FSM狀態(tài)變量也采用2個(gè)來(lái)進(jìn)行控制。雙進(jìn)程FSM的原理我這里就不多說(shuō)了，在很多邏輯設(shè)計(jì)書(shū)中都有介紹。這里描述起來(lái)太費(fèi)勁。
優(yōu)點(diǎn)：
1）編譯器優(yōu)化效果明顯，可以得到很理想的速度和資源占用率。
2）所有的輸出信號(hào)（除了FSM_status_current）都是組合輸出的，比單進(jìn)程FSM快。
缺點(diǎn)：
1）所有的輸出信號(hào)（除了FSM_status_current）都是組合輸出的，在某些場(chǎng)合需要額外寫(xiě)代碼來(lái)進(jìn)行鎖存。
2）在異步處理的always中，所有的if、case分支必須把所有的輸出信號(hào)都賦值，而且不能出現(xiàn)在FSM中的輸出信號(hào)回送賦值給本FSM中的其他信號(hào)的情況，否則會(huì)出現(xiàn) latch.
latch會(huì)導(dǎo)致如下問(wèn)題：
1）功能仿真結(jié)果和后仿不符；
2）出現(xiàn)無(wú)法測(cè)試的邏輯；
3）邏輯工作不穩(wěn)定，特別是latch部分對(duì)毛刺異常敏感；
4）某些及其特殊的情況下，如果出現(xiàn)正反饋，可能會(huì)導(dǎo)致災(zāi)難性的后果。
這不是恐嚇也不是開(kāi)玩笑，我就親眼見(jiàn)過(guò)一個(gè)小伙把他做的邏輯加載上去后，整個(gè)FPGA給炸飛了。后來(lái)懷疑可能是出現(xiàn)正反饋導(dǎo)致高頻振蕩，導(dǎo)致芯片過(guò)熱炸掉（這個(gè)FPGA芯片沒(méi)有安裝散熱片）。
FPGA設(shè)計(jì)要點(diǎn)之三：latch
首先回答一下：
1）stateCAD沒(méi)有用過(guò)，不過(guò)我感覺(jué)用這個(gè)東東在構(gòu)建大的系統(tǒng)的時(shí)候似乎不是很方便。也許用systemC或者system Verilog更好一些。
2）同步、異步的叫法是我所在公司的習(xí)慣叫法，不太對(duì)，不過(guò)已經(jīng)習(xí)慣了，呵呵。
這次講一下latch.
latch的危害已經(jīng)說(shuō)過(guò)了，這里不再多說(shuō)，關(guān)鍵講一下如何避免。
1）在組合邏輯進(jìn)程中，if語(yǔ)句一定要有else！并且所有的信號(hào)都要在if的所有分支中被賦值。
always @（ * ） begin
if （ sig_a == 1‘b1 ） sig_b = sig_c;
end
這個(gè)是會(huì)產(chǎn)生latch的。
正確的應(yīng)該是
always @（ * ） begin
if （ sig_a == 1’b1 ） sig_b = sig_c;
else sig_b = sig_d;
end
另外需要注意，下面也會(huì)產(chǎn)生latch.也就是說(shuō)在組合邏輯進(jìn)程中不能出現(xiàn)自己賦值給自己或者間接出現(xiàn)自己賦值給自己的情況。
always @（ * ） begin
if （ rst == 1‘b1 ） counter = 32’h00000000;
else counter = counter + 1;
end
但如果是時(shí)序邏輯進(jìn)程，則不存在該問(wèn)題。
2）case語(yǔ)句的default一定不能少！
原因和if語(yǔ)句相同，這里不再多說(shuō)了。
需要提醒的是，在時(shí)序邏輯進(jìn)程中，default語(yǔ)句也一定要加上，這是一個(gè)很好的習(xí)慣。
3）組合邏輯進(jìn)程敏感變量不能少也不能多。
這個(gè)問(wèn)題倒不是太大，verilog2001語(yǔ)法中可以直接用 * 搞定了。
順便提一句，latch有弊就一定有利。在FPGA的LE中，總存在一個(gè)latch和一個(gè)D觸發(fā)器，在支持DDR的IOE（IOB）中也存在著一個(gè)latch來(lái)實(shí)現(xiàn)DDIO.不過(guò)在我們平時(shí)的設(shè)計(jì)中，對(duì)latch還是要盡可能的敬而遠(yuǎn)之。
FPGA設(shè)計(jì)要點(diǎn)之四：邏輯仿真
仿真是FPGA設(shè)計(jì)中必不可少的一步。沒(méi)有仿真，就沒(méi)有一切。
仿真是一個(gè)單調(diào)而繁瑣的工作，很容易讓人產(chǎn)生放棄或者偷工減料的念頭。這時(shí)一定要挺??！
仿真分為單元仿真、集成仿真、系統(tǒng)仿真。
單元仿真：針對(duì)每一個(gè)基本模塊的仿真。單元仿真要求代碼行覆蓋率、條件分支覆蓋率、表達(dá)式覆蓋率必須達(dá)到100%！這三種覆蓋率都可以通過(guò)MODELSIM來(lái)查看，不過(guò)需要在編譯該模塊時(shí)要在Compile option中設(shè)置好。
集成仿真：將多個(gè)大模塊合在一起進(jìn)行仿真。覆蓋率要求盡量高。
系統(tǒng)仿真：將整個(gè)硬件系統(tǒng)合在一起進(jìn)行仿真。此時(shí)整個(gè)仿真平臺(tái)包含了邏輯周邊芯片接口的仿真模型，以及BFM、Testbench等。系統(tǒng)仿真需要根據(jù)被仿真邏輯的功能、性能需求仔細(xì)設(shè)計(jì)仿真測(cè)試?yán)头抡鏈y(cè)試平臺(tái)。系統(tǒng)仿真是邏輯設(shè)計(jì)的一個(gè)大分支，是一門(mén)需要專門(mén)學(xué)習(xí)的學(xué)科。
編輯：黃飛
工商網(wǎng)監(jiān)
評(píng)論