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隨著網(wǎng)絡帶寬的飛速增長和各種新的網(wǎng)絡應用不斷涌現(xiàn)，原有的基于通用處理器和ASIC 的互聯(lián)網(wǎng)架構(gòu)已經(jīng)不能滿足新的需求。兼具強大處理能力和靈活可編程配置能力的網(wǎng)絡處理器逐漸得到廣泛的應用。高性能的網(wǎng)絡處理器通常采用多個并發(fā)的處理單元進行數(shù)據(jù)平面的快速處理，這些處理單元在網(wǎng)絡處理器中居于核心的地位。該文討論了網(wǎng)絡處理器中處理單元設計需要考慮的因素，設計了一種較為靈活有效的處理單元架構(gòu)，并進行了FPGA 原型驗證，證實了該結(jié)構(gòu)的可行性。
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