本文設(shè)計了一個高效的RLDRAM II SIO 存儲器控制器，該控制器針對網(wǎng)絡(luò)處理器中
IP 分組緩存系統(tǒng)的存儲特點進行了優(yōu)化，將數(shù)據(jù)碎片、存儲體沖突對帶寬利用率的影響大大減小，該控制器實現(xiàn)后應(yīng)用于THNPU-1 網(wǎng)絡(luò)處理器中，測試表明，設(shè)計的控制器將
RLDRAM II SIO 存儲器的帶寬利用率的最低點從50.8%提高到88.9%。
關(guān)鍵詞：RLDRAM；存儲控制器；分組緩存；FPGA
在網(wǎng)絡(luò)處理器[1]中，通常需要使用存儲器作為IP 分組的緩存，在IP 分組轉(zhuǎn)發(fā)之前，將
其存入存儲器并進行處理。由于DRAM 存儲器具有高速率、大容量的特點，為此網(wǎng)絡(luò)處理器的IP 分組緩存一般采用DRAM 實現(xiàn)。但是，由于DRAM 延遲較大，同時存在存儲體(Bank)沖突和定時刷新的問題，其控制器的實現(xiàn)具有一定的難度。RLDRAM II SIO 存儲器是一種高速率、低延遲的DRAM 器件，特別針對網(wǎng)絡(luò)設(shè)備存儲的特點設(shè)計，應(yīng)用在網(wǎng)絡(luò)設(shè)備中可以保證很高的速率和吞吐量。本文設(shè)計了一個高效的RLDRAM II SIO 存儲器控制器，應(yīng)用于THNPU-1 網(wǎng)絡(luò)處理器[2]中?？刂破鞑捎?a href='http://m.sdkjxy.cn/tags/verilog/' target='_blank' class='arckwlink_none'>Verilog 語言實現(xiàn)，并用FPGA 進行了驗證。有別于普通的RLDRAM II SIO 存儲器控制器，該控制器針對IP 分組存儲進行了優(yōu)化，解決了IP分組長度不固定造成的碎片問題，同時通過動態(tài)調(diào)整讀寫的順序大大減少了存儲體沖突的發(fā)生，可大大提高RLDRAM II SIO 存儲器的帶寬利用率。