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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略

      大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略

      2014-06-20 | pdf | 210KB | 次下載 | 1積分

      資料介紹

      利用 FPGA 實(shí)現(xiàn)大型設(shè)計(jì)時(shí)，可能需要 FPGA 具有以多個(gè)時(shí)鐘運(yùn)行的多重?cái)?shù)據(jù)通路，這種
      多時(shí)鐘 FPGA 設(shè)計(jì)必須特別小心，需要注意最大時(shí)鐘速率、抖動(dòng)、最大時(shí)鐘數(shù)、異步時(shí)鐘
      設(shè)計(jì)和時(shí)鐘/數(shù)據(jù)關(guān)系。設(shè)計(jì)過(guò)程中最重要的一步是確定要用多少個(gè)不同的時(shí)鐘，以及如何
      進(jìn)行布線，本文將對(duì)這些設(shè)計(jì)策略深入闡述。?
      FPGA 異步時(shí)鐘
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