簡要介紹廣泛應(yīng)用于雷達(dá)信號處理中的恒虛警率（ CFAR） 的基本原理。通過對數(shù)據(jù)流的分析， 依據(jù)CFAR 算法規(guī)則簡單的特點(diǎn)， 提出一種基于FPGA 的實(shí)現(xiàn)方案， 并詳細(xì)介紹用FPGA 實(shí)現(xiàn)CFAR 的原理、電路組成和各部分電路的設(shè)計(jì)方法。

　　雷達(dá)系統(tǒng)通常要求能夠在比熱噪聲更為復(fù)雜和不確知的背景環(huán)境中檢測目標(biāo)的存在并保持給定的虛警概率， 為此， 必須采用自適應(yīng)門限檢測電路。利用自動(dòng)檢測電路來估測接收機(jī)的輸出， 以保持一個(gè)恒虛警率的系統(tǒng)便稱為恒虛警率（ CFAR ） 系統(tǒng)。CFAR 技術(shù)是雷達(dá)自動(dòng)檢測系統(tǒng)中給檢測策略提供檢測閾值， 其關(guān)鍵是選定一個(gè)合適的自適應(yīng)檢測門限來保持目標(biāo)檢測時(shí)虛警概率的恒定， 以期在檢測的“ 虛警”和“漏檢”間尋找到一個(gè)最佳平衡點(diǎn)。

　　實(shí)現(xiàn)CFAR 處理， 傳統(tǒng)方案是采用DSP 加軟件的方法實(shí)現(xiàn)， 即用通用DSP 芯片構(gòu)造硬件處理機(jī)平臺， 通過編寫處理軟件實(shí)現(xiàn)CFAR 算法。這種方案對于距離分辨率不高的寬脈沖雷達(dá)來說， 是一種簡單可行的方法， 但對于窄脈沖雷達(dá)， 由于距離維采樣頻率很高， 要求處理機(jī)硬件平臺提供超高的運(yùn)算速度， FPGA 以其高的處理速度成為實(shí)現(xiàn)CFAR 算法的一種好的選擇。

　　本文提出一種基于FPGA 的實(shí)現(xiàn)方案， 該方案依據(jù)CFAR 算法的獨(dú)立性、規(guī)則性、算法的簡單性和運(yùn)算密集性等特點(diǎn)， 僅用了一個(gè)加法器、兩個(gè)乘法器和一個(gè)比較器加以實(shí)現(xiàn)， 并且通過改變系統(tǒng)中的D 觸發(fā)器的級聯(lián)數(shù)就可實(shí)現(xiàn)不同前、后窗長度的處理。