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      電子發(fā)燒友網(wǎng)>電子資料下載>模擬數(shù)字>基于CPLD的120MHz高速AD采集卡的設(shè)計

      基于CPLD的120MHz高速AD采集卡的設(shè)計

      2010-02-08 | rar | 444 | 次下載 | 10積分

      資料介紹

      基于CPLD的120MHz高速A／D采集卡的設(shè)計
      徐法東 翟正軍 高速A／D采集技術(shù)已在許多領(lǐng)域得到愈來愈廣泛的應(yīng)用，本文將詳細論述采用CPLD技術(shù)來實現(xiàn)120MHz高速A／D采集卡的設(shè)計方法，該采集卡具有包括負(fù)延遲觸發(fā)在內(nèi)的多種觸發(fā)方式，采用CPLD復(fù)雜可編程邏輯器件（又稱FPGA）EPM7128SQC100－7和AD公司的高速模數(shù)轉(zhuǎn)換器（A／D）AD9054BST－135來實現(xiàn)。

      EPM7128SQC100－7內(nèi)含128個宏單元（或2500個可用門），其引腳到引腳的最短傳輸延時為7ns，采用單＋5V電源供電，可通過 JTAG接口實現(xiàn)在線編程，并帶有可供84個用戶使用的I／O腳（其中4個為專用輸入腳）。該器件采用PQFP－100封裝。其中TDI、TDO、 TMS、TCLK腳為編程腳；GCLK、GOE、GCLEAR、REDIN腳為專用輸入腳；VCCINT、VCCIO腳接＋5V電源；GND腳接地； I／O為用戶可編程輸入輸出腳。在I／O腳作輸出使用時，可由用戶設(shè)定為0，1和Z三種狀態(tài)。
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