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本論文對(duì)600MHz采樣頻率，8位ADC進(jìn)行了研究與設(shè)計(jì)，采用了折疊內(nèi)插結(jié)構(gòu)來降低并行結(jié)構(gòu)ADC的復(fù)雜度和功耗。在前置放大電路輸出端應(yīng)用電阻失調(diào)平均技術(shù)來改善1NL／DNL。在前置放大器陣列的頂端和底端加入冗余單元以使失調(diào)平均網(wǎng)絡(luò)在整個(gè)輸入范圍內(nèi)能很好的工作。電路的最前端加入了采樣保持單元來提高電路的帶寬。為了獲得高速采樣頻率，采樣持單元僅包括～個(gè)開關(guān)、一個(gè)保持電容和一個(gè)用來驅(qū)動(dòng)預(yù)放大陣列的源跟隨器。其中NMOS開關(guān)的時(shí)鐘由自舉電路提供，以此來使電荷注入和導(dǎo)通電阻R。竹獨(dú)立于輸入信號(hào)。本文還提出并采用了新型層疊折疊器來進(jìn)一步降低折疊ADC的功耗。采用了數(shù)字同步技術(shù)來消除由粗細(xì)量化器不匹配而引起的誤碼。
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