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電子發(fā)燒友網>電子資料下載>模擬數字>基于選擇進位32位加法器的硬件電路實現

基于選擇進位32位加法器的硬件電路實現

2013-09-18 | pdf | 635 KB | 次下載 | 免費

資料介紹

為了縮短加法電路運行時間,提高FPGA運行效率,利用選擇進位算法和差額分組算法用硬件電路實現32位加法器,差額分組中的加法單元是利用一種改進的超前進位算法實現,選擇進位算法可使不同的分組單元并行運算,利用低位的運算結果選擇高位的進位為1或者進位為零的運算結果,節(jié)省了進位選擇等待的時間,最后利用XILINX進行時序仿真,在FPGA上進行驗證,可穩(wěn)定運行在高達50兆的頻率,理論分析與計算機仿真表明該算法切實可行、有效并且易于實現。

加法器 硬件電路
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