CY7C1510KV18、CY7C1525KV18、CY7C1512KV18 和 CY7C1514KV18

　　都是包含 QDR II 架構的 1.8 V 同步流水線 SRAM。 QDR II 架

　　構由兩個單獨的端口組成：訪問存儲器陣列的讀端口和寫端口。

　　讀端口有專用的數(shù)據輸出來支持讀操作，寫端口則有專用的數(shù)據

　　輸入來支持寫操作。QDR II 架構具有單獨的數(shù)據輸入和數(shù)據輸

　　出，完全消除了公用 I/O 器件上存在的 “ 轉換 ” 數(shù)據總線方面

　　的需要。對每個端口的訪問都通過一個公用地址總線進行。用于

　　讀和寫的地址被鎖止在輸入 （K） 時鐘的備選上升沿。對 QDR II

　　讀端口和寫端口的訪問完全相互獨立。為了獲得最大的數(shù)據吞吐

　　量，讀端口和寫端口上都配備有 DDR 接口。每個地址都與兩個 8

　　位字 （CY7C1510KV18）、9 位字 （CY7C1525KV18）、18 位字

　　（CY7C1512KV18） 或 36 位字 （CY7C1514KV18） 相關聯(lián)，這些字以

　　突發(fā) （Burst） 模式按順序傳入或傳出器件。由于數(shù)據可以在兩個

　　輸入時鐘 （K 和 K 以及 C 和 C）的每個上升沿傳入和傳出器

　　件，因此通過消除總線轉換，能夠在獲得最大內存帶寬的同時，

　　簡化系統(tǒng)設計。

　　深度擴展 （Depth Expansion） 是通過端口選擇實現(xiàn)的，能夠使每

　　個端口獨立工作。

　　所有同步輸入都會通過由 K 或 K 控制的輸入寄存器。 所有數(shù)據

　　輸出都會通過由 C 或 C（在單時鐘域中為 K 或 K）控制的輸出

　　寄存器。 寫操作通過片上同步自定時寫電路進行。