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隨著集成電路高集成度、高性能的發(fā)展，對半導(dǎo)體制造技術(shù)提出更高要求。超短脈沖激光加工作為一種精密制造技術(shù)，正逐步成為半導(dǎo)體制造的重要工藝。闡述了超短脈沖激光加工技術(shù)特點和激光與材料相互作用過程，重點介紹了超快激光精密加工技術(shù)在硬脆半導(dǎo)體晶體切割、半導(dǎo)體晶圓劃片中的應(yīng)用，并提出相關(guān)技術(shù)提升方向。

在芯片制造的納米世界里，閾值電壓(Threshold Voltage, Vth)如同人體的“血壓值”——微小偏差即可導(dǎo)致系統(tǒng)性崩潰。作為晶圓接受測試(WAT)的核心指標(biāo)之一，Vth直接決定晶體管的開關(guān)特性、功耗水平與信號完整性。本文將深入拆解Vth的測試原理、工藝關(guān)聯(lián)及行業(yè)應(yīng)用，揭示這項參數(shù)如何牽動半導(dǎo)體制造的全局。

本文介紹了先進(jìn)集成電路制造多重曝光中的套刻精度要求。

本文介紹了當(dāng)半導(dǎo)體技術(shù)從FinFET轉(zhuǎn)向GAA（Gate-All-Around）時工藝面臨的影響。

2010年，愛爾蘭 Tyndall 國家研究所的J.P.Colinge 等人成功研制了三柵無結(jié)場效應(yīng)晶體管，器件結(jié)構(gòu)如圖1.15所示。從此，半導(dǎo)體界興起了一股研究無結(jié)場效應(yīng)晶體管的熱潮，每年的國際電子器件會議（IEDM）及 IEEE 雜志均有該器件的研究報道。Intel公司也對無結(jié)場效應(yīng)晶體管表現(xiàn)出強(qiáng)烈的興趣。

溝道有效遷移率（μeff）是CMOS器件性能的關(guān)鍵參數(shù)。傳統(tǒng)測量方法在高k介質(zhì)、漏電介質(zhì)與高速應(yīng)用中易出現(xiàn)誤差。本文介紹了UFSP（Ultra-Fast Single Pulse）技術(shù)如何準(zhǔn)確提取遷移率，克服這些挑戰(zhàn)。

但當(dāng)芯片做到22納米時，工程師遇到了大麻煩——用光刻機(jī)畫接觸孔時，稍有一點偏差就會導(dǎo)致芯片報廢。 自對準(zhǔn)接觸技術(shù)（SAC） ，完美解決了這個難題。

當(dāng)代所有的集成電路芯片都是由PN結(jié)或肖特基勢壘結(jié)所構(gòu)成：雙極結(jié)型晶體管（BJT）包含兩個背靠背的PN 結(jié)，MOSFET也是如此。結(jié)型場效應(yīng)晶體管（JFET） 垂直于溝道方向有一個 PN結(jié)，隧道穿透場效應(yīng)晶體管（TFET）沿溝道方向有一個 PN結(jié)，金屬-半導(dǎo)體場效應(yīng)晶體管（MESFET）或高電子遷移率晶體管（HEMT）垂直于溝道方向含有一個柵電極肖特基勢壘結(jié)。

半導(dǎo)體制造中使用的許多材料在加工和應(yīng)用過程中可能發(fā)生開裂，即表現(xiàn)出脆性失效。雖然“脆”的概念很容易理解，但給出某種材料或者材料體系的“脆性”值并不容易，因為“脆性”并非材料性質(zhì)[1]。在此，我們提出了一套簡明的納米壓痕實驗的組合，旨在評估襯底和外延層的脆性，并為半導(dǎo)體制造商提供反饋，以減少在制造過程中可能產(chǎn)生和擴(kuò)展的潛在缺陷。

本文針對當(dāng)前及下一代電力電子領(lǐng)域中市售的碳化硅（SiC）與氮化鎵（GaN）晶體管進(jìn)行了全面綜述與展望。首先討論了GaN與SiC器件的材料特性及結(jié)構(gòu)差異?；趯κ惺跥aN與SiC功率晶體管的分析，描述了這些技術(shù)的現(xiàn)狀，重點闡述了各技術(shù)平臺的首選功率變換拓?fù)浼瓣P(guān)鍵特性。