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• IC設(shè)計(jì)中多時(shí)鐘域設(shè)計(jì)常用方法及其問(wèn)題

  假如考慮處理器和存儲(chǔ)器的工作頻率為500MHz，帶有存儲(chǔ)器控制器的浮點(diǎn)引擎的工作頻率為666.66MHz，總線接口和高速接口工作頻率為250MHz，則該設(shè)計(jì)具有多個(gè)時(shí)鐘，被視為多個(gè)時(shí)鐘域的設(shè)計(jì)。...

  1591次閱讀 · 0評(píng)論 處理器fpgaasic存儲(chǔ)器
  

• Intel的FPGA和SoCs FPGA進(jìn)行設(shè)計(jì)和開發(fā)

  Open CL（開放運(yùn)算語(yǔ)言）在概念上更加抽象，該框架適用于編寫可跨異構(gòu)平臺(tái)執(zhí)行的程序。除了 FPGA，這些平臺(tái)還包括中央處理單元 （CPU）、圖形處理單元 （GPU）、數(shù)字信號(hào)處理器 （DSP），以及其他處理器或硬件加速器。...

  1978次閱讀 · 0評(píng)論 fpgasram物聯(lián)網(wǎng)人工智能機(jī)器學(xué)習(xí)
  

• 基于蜂鳥E203 RISC-V處理器內(nèi)核的SoC設(shè)計(jì)

  SM4算法是一種分組密碼算法。其分組長(zhǎng)度為128bit，密鑰長(zhǎng)度也為128bit。加密算法與密鑰擴(kuò)展算法均采用32輪非線性迭代結(jié)構(gòu)，以字（32位）為單位進(jìn)行加密運(yùn)算，每一次迭代運(yùn)算均為一輪變換函數(shù)F。...

  3059次閱讀 · 0評(píng)論 處理器fpgaRISC-VE203

• 解析FPGA電源系統(tǒng)管理

  現(xiàn)場(chǎng)可編程門陣列(FPGA)的起源可以追溯到20世紀(jì)80年代，從可編程邏輯器件(PLD)演變而來(lái)。自此之后，F(xiàn)PGA資源、速度和效率都得到快速改善，使FPGA成為廣泛的計(jì)算和處理應(yīng)用的首選解決方案，特別是當(dāng)產(chǎn)量不足以證明專用集成電路(ASIC)的開發(fā)成本合理有效時(shí)。FPGA取得快速發(fā)展，并廣泛用于大...

  1608次閱讀 · 0評(píng)論 fpgaadi電源系統(tǒng)
  

• 經(jīng)典儀表放大器(PGIA)的新版本提供更高的設(shè)計(jì)靈活性

  與傳感器連接時(shí)，儀表放大器（IA）作用強(qiáng)大且功能多樣，但也存在一些限制，會(huì)阻礙可變?cè)鲆鍵A或可編程增益儀表放大器（PGIA）的設(shè)計(jì)。...

  1380次閱讀 · 0評(píng)論 放大器模擬開關(guān)PGIA
  

• 耐輻射FPGA助力解決航天器設(shè)計(jì)中的挑戰(zhàn)

  本文重點(diǎn)介紹航天應(yīng)用可以采用的不同F(xiàn)PGA技術(shù)以及組件的開發(fā)過(guò)程。...

  1672次閱讀 · 0評(píng)論 fpga航天器
  

• 獲取USB設(shè)備信息的方式介紹

  如果只是重寫nativeEvent是不夠的，并不能獲取到設(shè)備信息，只能識(shí)別熱插拔狀態(tài)。要識(shí)別USB設(shè)備信息需要用到GUID，先定義設(shè)備的GUID，再注冊(cè)設(shè)備，注冊(cè)完成后才能獲取對(duì)應(yīng)設(shè)備的本地事件，從而通過(guò)事件獲取到設(shè)備信息。...

  7679次閱讀 · 0評(píng)論 USB設(shè)備

• 在線調(diào)測(cè)和自動(dòng)化測(cè)試保證代碼進(jìn)行重構(gòu)

  OMCI模塊使用某內(nèi)存數(shù)據(jù)庫(kù)來(lái)管理需要持久化的實(shí)體信息，但該數(shù)據(jù)庫(kù)代碼內(nèi)調(diào)用了大量平臺(tái)相關(guān)的接口，不利于實(shí)現(xiàn)模塊的在線調(diào)測(cè)。因此，作者研讀源代碼后編寫了一個(gè)模擬數(shù)據(jù)庫(kù)。...

  837次閱讀 · 0評(píng)論 數(shù)據(jù)庫(kù)

• java反編譯常用的保護(hù)技術(shù)

  由于Java字節(jié)碼的抽象級(jí)別較高，因此它們較容易被反編譯。本節(jié)介紹了幾種常用的方法，用于保護(hù)Java字節(jié)碼不被反編譯。通常，這些方法不能夠絕對(duì)防止程序被反編譯，而是加大反編譯的難度而已，因?yàn)檫@些方法都有自己的使用環(huán)境和弱點(diǎn)。...

  2249次閱讀 · 0評(píng)論 服務(wù)器JAVAHTTP數(shù)據(jù)存儲(chǔ)

• AXI學(xué)習(xí)路線，從握手協(xié)議開始

  對(duì) AXI master的全面討論變得困難。我還沒(méi)有（還）想出如何簡(jiǎn)化材料來(lái)寫一篇關(guān)于如何構(gòu)建通用 AXI master器的帖子，這已經(jīng)夠難了——通常來(lái)說(shuō)，尋址就是那么難。...

  1624次閱讀 · 0評(píng)論 cpuXilinxAXI

• 對(duì)IP設(shè)計(jì)中注意事項(xiàng)及FPGA原型設(shè)計(jì)進(jìn)行說(shuō)明

  如果我們?cè)噲D將環(huán)形連接可視化，那么在高層次上，我們可以考慮使用這種類型的FPGA內(nèi)部連接的引腳連接。IO的浪費(fèi)不能局限在這種連通性上。FPGA處于下端；IO會(huì)被浪費(fèi)掉，而且對(duì)于電路板設(shè)計(jì)師和電路板布局團(tuán)隊(duì)來(lái)說(shuō)，將這些IO連接到高阻抗?fàn)顟B(tài)是額外的開銷。...

  1844次閱讀 · 0評(píng)論 fpgaasicsoc內(nèi)存控制器

• 可編程 MEMS 振蕩器解決方案

  在汽車領(lǐng)域，SiT8924AE 24 MHz 振蕩器具有非常高的工作溫度范圍（-55?C 至 ~125?C），采用小型無(wú)引線表面貼裝器件 （SMD） 封裝，尺寸為 2.50 mm x 2.00 mm，高度為 0.80 mm。...

  1701次閱讀 · 0評(píng)論 振蕩器數(shù)模轉(zhuǎn)換器MEMS振蕩器
  

• 結(jié)合MCU 和FPGA 技術(shù)的協(xié)處理器硬件架構(gòu)技術(shù)分析

  從基于 C 語(yǔ)言的實(shí)現(xiàn)開始，DCT 算法接受兩個(gè) 16 位數(shù)的數(shù)組；數(shù)組 “a” 是 DCT 的輸入數(shù)組，數(shù)組 “b” 是 DCT 的輸出數(shù)組。...

  3526次閱讀 · 0評(píng)論 fpgamcu嵌入式系統(tǒng)協(xié)處理器
  

• 基于IDEA導(dǎo)出個(gè)人IP庫(kù)設(shè)計(jì)的jar包

  使用SpinalHDL進(jìn)行電路描述是基于Scala來(lái)實(shí)現(xiàn)的,在進(jìn)行設(shè)計(jì)輸出的時(shí)候，那么，我們可以同樣基于jar包的形式導(dǎo)出個(gè)人IP庫(kù)設(shè)計(jì)。本篇就基于IDEA導(dǎo)出個(gè)人IP庫(kù)設(shè)計(jì)的jar包。...

  894次閱讀 · 0評(píng)論 電路IP

• Xilinx 7系列FPGA的時(shí)鐘資源架構(gòu)

  7系列FPGA時(shí)鐘資源通過(guò)專用的全局和區(qū)域I/O和時(shí)鐘資源管理符合復(fù)雜和簡(jiǎn)單的時(shí)鐘要求。時(shí)鐘管理塊（CMT）提供時(shí)鐘頻率合成、減少偏移和抖動(dòng)過(guò)濾等功能。非時(shí)鐘資源，如本地布線，不推薦用于時(shí)鐘功能。...

  2231次閱讀 · 0評(píng)論 fpgaXilinx時(shí)鐘

• 使用FPGA量身定制的安全性

  安全關(guān)鍵系統(tǒng)不能失敗，因?yàn)槿绻?，后果可能是致命的。許多悲慘的事故說(shuō)明了這一點(diǎn)，例如 2008 年在加利福尼亞州查茨沃斯發(fā)生的災(zāi)難性火車相撞事故，當(dāng)時(shí)兩輛迎面而來(lái)的火車在單軌鐵路段上迎頭相撞。最近的事件之一是亞利桑那州一輛自動(dòng)駕駛優(yōu)步汽車造成的致命事故。在這種情況下，技術(shù)故障意味著車輛在與行人相撞...

  1057次閱讀 · 0評(píng)論 fpga自動(dòng)駕駛

• 線程終止的4種方式

  PTHREAD_CANCEL_DEFERRED，延遲方式，線程只會(huì)在特定的取消點(diǎn)（cancellation points，調(diào)用某個(gè)函數(shù)前）被殺死。...

  1262次閱讀 · 0評(píng)論 函數(shù)線程

• FPGA設(shè)計(jì)技巧分享

  一般情況下，系統(tǒng)中統(tǒng)一用posedge避免用negedge，降低設(shè)計(jì)的復(fù)雜度，可減少出錯(cuò)。...

  1430次閱讀 · 0評(píng)論 fpga時(shí)序邏輯Verilog HDL

• RAM——單口、雙口、簡(jiǎn)單雙口、真雙口的區(qū)別

  在 WE = 0 時(shí)，兩個(gè)口均為讀出口，A 口的地址線 ADDR[3:0] 的地址為 0，在 SPO[7:0] 上讀出數(shù)據(jù) 17，B 口的地址線 DPRA[3:0] 為 0，在 DPO[7:0] 上讀出數(shù)據(jù) 17；...

  11261次閱讀 · 0評(píng)論 RAMXilinx

• Xilinx FPGA管腳物理約束介紹

  引言：本文我們簡(jiǎn)單介紹下Xilinx FPGA管腳物理約束，包括位置（管腳）約束和電氣約束。...

  6186次閱讀 · 0評(píng)論 fpga收發(fā)器Xilinx
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