Intel抨擊臺(tái)積電是假7nm，流程節(jié)點(diǎn)命名的混亂
基于三星5nm工藝的高通驍龍X60基帶已發(fā)布，臺(tái)積電下半年也將基于5nm(N5)為蘋果代工A14、華為代工麒麟1020等芯片。
顯然，這對(duì)于仍在打磨14nm并在10nm供貨能力掙扎的Intel來說，似乎并不利。
不過，Intel早在2017年就撰文抨擊行業(yè)內(nèi)關(guān)于流程節(jié)點(diǎn)命名的混亂，時(shí)任工藝架構(gòu)和集成總監(jiān)的Mark Bohr呼吁晶圓廠們建立套統(tǒng)一的規(guī)則來命名先進(jìn)制程，比如晶體管密度。而且以這個(gè)標(biāo)準(zhǔn)來看的話，Intel的10nm甚至比競品的7nm還要優(yōu)秀。
此后，坊間的挺I派喊出三星、臺(tái)積電是“假7nm”的口號(hào)。
對(duì)此，臺(tái)積電營銷負(fù)責(zé)人Godfrey Cheng做客AMD webinar活動(dòng)時(shí)回應(yīng)，從0.35微米（350nm）開始，所謂的工藝數(shù)字就不再真正代表物理尺度了。他解釋，7nm/N7是一種行業(yè)標(biāo)準(zhǔn)化術(shù)語而已，之后還有N5等等。
他同樣認(rèn)為“需要尋求一種全新的、對(duì)工藝節(jié)點(diǎn)不同的描述化語言。”
按照Intel的建議，以邏輯晶體管密度（MTr/mm2，每平方毫米的百萬晶體管數(shù)）來作為定義工藝節(jié)點(diǎn)的指標(biāo)，將掃描觸發(fā)器和NAND2密度考慮進(jìn)去，同時(shí)報(bào)告SRAM單元規(guī)模。
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發(fā)表于 05-22 01:09
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