極小尺寸下，芯片物理瓶頸越來越難以克服，但每到關(guān)鍵時刻，總有新技術(shù)將看似走向終點的摩爾定律推一把，而小芯片正在將芯片性能進(jìn)化引向更具經(jīng)濟(jì)效益的未來。

解決節(jié)點進(jìn)化成本控制不住的問題

在近幾年先進(jìn)節(jié)點走向10nm、7nm、5nm，問題就不再只是物理障礙了，節(jié)點越進(jìn)化，微縮成本越高，能扛住經(jīng)濟(jì)負(fù)擔(dān)的設(shè)計公司越來越少。到了5nm節(jié)點，設(shè)計總成本已經(jīng)飆高到逾5億美元，相當(dāng)于逾35億人民幣。

而守住摩爾定律，關(guān)乎利潤最大化，如果研發(fā)和生產(chǎn)成本降不下來，那么對于芯片巨頭和初創(chuàng)公司來說都將是糟糕的經(jīng)濟(jì)負(fù)擔(dān)。

基于小芯片（Chiplet）的模塊化設(shè)計，正是其中解決成本問題的一個極為關(guān)鍵的構(gòu)想。小芯片也正成為AMD、英特爾、臺積電、Marvell、Cadence等芯片巨頭為摩爾定律續(xù)命的共同選擇之一。

知名市場研究機構(gòu)Omdia預(yù)測，小芯片將在2024年全球市場規(guī)模擴大到58億美元，較2018年的6．45億美元增長9倍。而長遠(yuǎn)來看，2035年小芯片市場規(guī)模有望增至570億美元。

像搭積木一樣的小芯片技術(shù)

傳統(tǒng)系統(tǒng)單芯片做法是每一個組件放在單一裸晶上，造成功能越多，硅芯片尺寸越大。小芯片的做法是將大尺寸的多核心設(shè)計分散到個別微小裸芯片，比方處理器、模擬組件、存儲器等，再用立體堆棧的方式，以封裝技術(shù)做成一顆芯片，類似樂高積木概念。

小芯片技術(shù)，就是模塊化，搭積木一樣的芯片技術(shù)。將大的芯片分成N顆小的芯片，而這些小芯片可以單獨運行，也可以通過一定的技術(shù)連接起來成為一個整體，共同運行。

如果在小芯片技術(shù)之下，這顆芯片或許可以分成CPU小芯片，GPU小芯片、NPU小芯片、Modem小芯片、DSP小芯片等等各種小顆芯片。

這種新型的小芯片設(shè)計方法，不僅能大大簡化芯片設(shè)計復(fù)雜度，還能有效降低設(shè)計和生產(chǎn)成本。更重要的是，小芯片技術(shù)可以針對不同的模塊進(jìn)行工藝的調(diào)整。

獨特優(yōu)勢加速市場延伸

①開發(fā)速度更快：在服務(wù)器等計算系統(tǒng)中，電源和性能由CPU核心和緩存支配。通過將內(nèi)存與I/O接口組合到一個單片I/O芯片上，可減少內(nèi)存與I/O間的瓶頸延遲，進(jìn)而幫助提高性能。

②研發(fā)成本更低：因為小芯片是由不同的芯片模塊組合而成，設(shè)計者可在特定設(shè)計部分選用最先進(jìn)的技術(shù)，在其他部分選用更成熟、廉價的技術(shù)，從而節(jié)省整體成本。而采用更成熟制程的I/O模塊有助于整體良率的提升，進(jìn)一步降低晶圓代工成本。綜合來看，CPU核心越多，小芯片組合的成本優(yōu)勢越明顯。

③能靈活滿足不同功能需求：隨著小芯片的優(yōu)勢逐漸顯露，它正被微處理器、SoC、GPU和可編程邏輯設(shè)備（PLD）等更先進(jìn)和高度集成的半導(dǎo)體設(shè)備采用。

④市場延伸速度加倍：微處理器是小芯片最大的細(xì)分市場，支持小芯片的微處理器市場份額預(yù)計從2018年的4．52億美元增長到2024年的24億美元;計算領(lǐng)域?qū)⒊蔀樾⌒酒闹饕獞?yīng)用市場，今年有望占據(jù)小芯片總收入的96%。

英特爾：Lakefield處理器與Foveros 3D封裝技術(shù)

在ISSCC 2020上，英特爾在今年2月的SESSION 8中介紹了10nm與22FFL混合封裝的Lakefield處理器，采用的是英特爾的Foveros 3D封裝技術(shù)，封裝尺寸為12 X 12 X 1毫米。Lakefield作為英特爾首款采用了Foveros技術(shù)的產(chǎn)品，能夠在指甲大小的封裝中取得性能、能效的優(yōu)化平衡。

Foveros封裝技術(shù)改變了以往將不同IP模塊放置在同一2D平面上的做法，改為3D立體式堆疊。做個類比，傳統(tǒng)的方式是將芯片設(shè)計為一張煎餅，而新的設(shè)計則是將芯片設(shè)計成1毫米厚的夾心蛋糕。這樣可以提升靈活性，并且不需要整個芯片都采用最先進(jìn)的工藝，成本也可以更低。

英特爾針對互聯(lián)標(biāo)準(zhǔn)的挑戰(zhàn)，首先提出了高級接口總線（Advanced Interface Bus，AIB）標(biāo)準(zhǔn)。在DARPA的CHIPS項目中，英特爾將AIB標(biāo)準(zhǔn)開放給項目中的企業(yè)使用。AIB是一種時鐘轉(zhuǎn)發(fā)并行數(shù)據(jù)傳輸機制，類似于DDR DRAM接口。

目前，英特爾免費提供AIB接口許可，以支持廣泛的小芯片生態(tài)系統(tǒng)，包括設(shè)計方法或服務(wù)供應(yīng)商、代工廠、封裝廠和系統(tǒng)供應(yīng)商。此舉將加速AIB標(biāo)準(zhǔn)的快速普及，有望在未來成為類似ARM的AMBA總線的業(yè)界標(biāo)準(zhǔn)。

AMD：使用小芯片技術(shù)的EYPC Zen架構(gòu)CPU芯片

AMD研究人員最近提出了一種方案，獨立小芯片的可以經(jīng)過設(shè)計，芯片網(wǎng)絡(luò)需要遵守簡單的規(guī)則，就能基本消除死鎖難題。

這些規(guī)則規(guī)定了數(shù)據(jù)進(jìn)入和離開芯片的問題，限制了移動的方向，如果能夠徹底解決這個問題，那么小芯片將為未來計算機設(shè)計的發(fā)展帶來新的動力。

AMD大獲成功的Epyc同樣使用類似的思路，在此次的ISSCC上，AMD在SESSION 2中介紹了使用小芯片架構(gòu)的高性能服務(wù)器產(chǎn)品及性價比的優(yōu)勢。

作為英特爾的死對頭，AMD自然也不甘示弱，在當(dāng)下，AMD其實已經(jīng)為我們帶來了使用Chiplets技術(shù)的EYPC Zen架構(gòu)CPU芯片，包括在2018年發(fā)布的服務(wù)器端Naples CPU芯片和剛剛結(jié)束的Computex 2019上發(fā)布的7nm Ryzen桌面級CPU。

在AMD EPYC CPU芯片的基板上，8個CPU Chiplets圍繞著1個中心I/O Chiplet。I/O Chiplet使用14nm工藝，而CPU Chiplets則使用7nm工藝。

和英特爾的不同點在于，Epyc使用的是2．5D架構(gòu)的封裝，英特爾使用的是3D堆疊封裝。

臺積電：聯(lián)合ARM發(fā)布小芯片系統(tǒng)

在去年六月初于日本京都舉辦的VLSI Symposium期間，臺積電展示了自己設(shè)計的一顆小芯片“This”。

基本參數(shù)上，This采用7nm工藝，4．4x6．2mm（27．28 mm2），CoWos（晶圓級封裝），雙芯片結(jié)構(gòu)，其一內(nèi)置4個Cortex A72核心，另一內(nèi)置6MiB三緩。

This的標(biāo)稱最高主頻為4GHz，實測最高居然達(dá)到了4．2GHz（1．375V）。同時，臺積電還開發(fā)了稱之為LIPINCON互連技術(shù)，信號數(shù)據(jù)速率8 GT/s。

臺積電還與高效能運算的領(lǐng)導(dǎo)廠商Arm共同發(fā)表業(yè)界首款采用臺積電CoWoS封裝解決方案并獲得硅晶驗證的7nm小芯片系統(tǒng)，其中內(nèi)建Arm多核心處理器。

此款概念性驗證的小芯片系統(tǒng)展現(xiàn)在7nmFinFET制程及4GHz Arm核心的支持下打造高效能運算的系統(tǒng)單芯片之關(guān)鍵技術(shù)。

想全面實現(xiàn)需面臨的挑戰(zhàn)

①最終目標(biāo)是在內(nèi)部或從多個其他供應(yīng)商那里獲得優(yōu)質(zhì)且可互操作的小芯片，這種模型仍在研究中。

②第三方die-to-die的互連技術(shù)正在興起，但還遠(yuǎn)遠(yuǎn)不夠。

③某些die-to-die的互連方案缺乏設(shè)計支持。

④代工廠和OSAT將扮演主要角色，但是要找到具有IP和制造能力的供應(yīng)商并不簡單。

⑤設(shè)備的類型和數(shù)量正在不斷增加，并非所有產(chǎn)品都會采用基于小芯片的方法。在某些情況下，單片模具將是成本最低的選擇。

⑥并非所有公司都有內(nèi)部組件，有一些是能夠獲得的，還有一些則還未準(zhǔn)備好。當(dāng)前面臨的挑戰(zhàn)是找到必要的零件并將其集成，這將花費時間和資源。

結(jié)尾：

業(yè)界需要有不同的選擇，傳統(tǒng)的解決方案有時無法滿足這些選擇，小芯片卻提供了各種可能性和潛在的解決方案。

商業(yè)化的小芯片至少還有幾年的時間。它們已經(jīng)在少數(shù)的應(yīng)用中得到了證明，隨著時間的推移，很大一部分芯片行業(yè)會朝這個方向發(fā)展。

責(zé)任編輯：gt