本文提出了一種基于CAZAC序列的OFDM時(shí)頻同步方案，給出了方案各部分的FPGA實(shí)現(xiàn)框圖和硬件電路實(shí)測(cè)效果。首先利用時(shí)域同步參考符號(hào)進(jìn)行分段相關(guān)得出定時(shí)估計(jì)，然后結(jié)合最大似然法進(jìn)行粗小偏估計(jì)，再將同步參考符號(hào)和FFT解調(diào)變換至頻域，利用兩個(gè)符號(hào)中所填充的CAZAC序列的差異性完成整偏估計(jì)，最后使用這兩個(gè)同步參考符號(hào)進(jìn)行細(xì)小偏估計(jì)。理論分析與仿真結(jié)果表明，與傳統(tǒng)方案相比，本方案定時(shí)估計(jì)性能較好，頻偏估計(jì)精度高，同時(shí)具有很好的工程實(shí)用性。

0 引言

現(xiàn)代移動(dòng)通信的目標(biāo)是具有更快的傳輸速率、更好的傳輸質(zhì)量、更好的頻譜效率以及更大的系統(tǒng)容量。若要在多徑、衰落等環(huán)境下實(shí)現(xiàn)上述目標(biāo)，具有傳輸速率高、頻譜效率高以及抗多徑能力強(qiáng)等優(yōu)勢(shì)的OFDM技術(shù)成為首選[1]。存在頻偏時(shí)，OFDM各子載波間的正交性破壞引發(fā)同信道干擾，因此，同步問(wèn)題已經(jīng)成為OFDM技術(shù)中主要問(wèn)題之一[2]。已有大量文獻(xiàn)對(duì)此做了研究，主要可以分為3類：基于循環(huán)前綴的同步算法[3]、基于特殊結(jié)構(gòu)性的同步算法[4]以及基于訓(xùn)練序列的同步算法[5-7]。

文獻(xiàn)[3]中，由于使用CP定時(shí)，存在高原區(qū)，精度不高，在多徑信道的影響下甚至不能工作；文獻(xiàn)[4]使用共軛對(duì)稱結(jié)構(gòu)的特殊性進(jìn)行同步定時(shí)，在低信噪比下表現(xiàn)不佳，且在FPGA實(shí)現(xiàn)上較為繁瑣。文獻(xiàn)[5]中，利用CAZAC序列構(gòu)造的訓(xùn)練序列在時(shí)域具有前后重復(fù)的結(jié)構(gòu)，同時(shí)利用PN序列進(jìn)行加權(quán)，使得定時(shí)度量函數(shù)具有十分尖銳的峰值，但是PN序列加權(quán)破壞了訓(xùn)練序列的前后重復(fù)性，導(dǎo)致其多徑信道下小數(shù)頻偏估計(jì)性能不高；文獻(xiàn)[6]利用兩段不同的CAZAC序列進(jìn)行時(shí)域定時(shí)，同樣具有相當(dāng)尖銳的峰值，但是CAZAC序列的加權(quán)操作過(guò)于繁雜，不利于在FPGA側(cè)實(shí)現(xiàn)，同時(shí)整偏估計(jì)時(shí)，CAZAC序列加權(quán)時(shí)精度的選擇直接影響結(jié)果的準(zhǔn)確性，在多徑情況下會(huì)產(chǎn)生較大的影響；文獻(xiàn)[7]利用CAZAC序列良好的自相關(guān)與互相關(guān)性完成定時(shí)估計(jì)以及頻偏估計(jì)，但是在頻偏影響下，定時(shí)性能非常易受頻偏影響。

因此，本文提出一種基于CAZAC訓(xùn)練序列的時(shí)頻同步方案，性能上既可以滿足要求，同時(shí)可進(jìn)行工程實(shí)現(xiàn)，采用資源少，是一種可實(shí)現(xiàn)并且性能較優(yōu)的方案。

1 系統(tǒng)模型

假設(shè)N為OFDM所作FFT的點(diǎn)數(shù)，N_u為使用的子載波的個(gè)數(shù)[8]，Xk為傳輸?shù)恼{(diào)制符號(hào)，則作IFFT后的輸出為：

2 同步方案

2.1 訓(xùn)練序列設(shè)計(jì)

CAZAC序列具有良好的自相關(guān)性和互相關(guān)性，周期為N的CAZAC序列C(k)的自相關(guān)特性是一個(gè)脈沖函數(shù)：

式中mod表示取模。而且CAZAC序列包絡(luò)恒定，峰均比低，其傅里葉變換的序列也滿足CAZAC序列的特性。因此本文取CAZAC序列作為同步訓(xùn)練序列，生成式為：

式中，Nu為序列在頻域上的長(zhǎng)度，即一個(gè)OFDM的有效子載波個(gè)數(shù)。同時(shí)取r1、r2(r1≠r2)生成兩個(gè)相同長(zhǎng)度Nu的CAZAC序列C1(k)、C2(k)，將它們分別在頻域填充兩個(gè)訓(xùn)練序列的有效子載波。同時(shí)取r3=|r2-r1|生成長(zhǎng)度為Nu的CAZAC序列C3(k)，并且在頻域滿足C2(k)=C1(k)C3(k)。經(jīng)過(guò)OFDM調(diào)制，發(fā)送長(zhǎng)度為2(N+Ng)的同步訓(xùn)練符號(hào)，Ng為OFDM符號(hào)的CP長(zhǎng)度。

2.2 定時(shí)同步

本文中定時(shí)同步估計(jì)利用訓(xùn)練符號(hào)時(shí)域序列的自相關(guān)性，使接收到的信號(hào)與本地序列進(jìn)行滑動(dòng)分段相關(guān)，從而估計(jì)出定時(shí)位置。由于CAZAC序列極易受到頻偏的影響，造成定時(shí)同步估計(jì)不準(zhǔn)確，因此采用分段共軛相關(guān)的方法克服，定時(shí)估計(jì)函數(shù)為：

其中r為接收到的信號(hào)，c為本地的定時(shí)同步訓(xùn)練序列的時(shí)域數(shù)據(jù)，K為分段的個(gè)數(shù)，M為分段共軛相關(guān)的長(zhǎng)度，滿足KM≤2(N+Ng)。

由于噪聲和多徑的影響，設(shè)定固定門限獲取定時(shí)位置有可能出現(xiàn)虛警或漏警的情況，因此本文中采用動(dòng)態(tài)門限作為參考值。用當(dāng)前時(shí)刻定時(shí)函數(shù)值與其前N個(gè)時(shí)刻定時(shí)函數(shù)值總體求取平均的值，作為當(dāng)前時(shí)刻動(dòng)態(tài)門限的基準(zhǔn)門限值，即序列第r個(gè)數(shù)的基準(zhǔn)門限為：

根據(jù)得出的基準(zhǔn)門限的大小選擇相應(yīng)的系數(shù)值mul，隨后得到當(dāng)前的動(dòng)態(tài)門限T(r)=TBase(r)·mul。門限的系數(shù)值mul由MATLAB仿真得出經(jīng)驗(yàn)值。

該算法的FPGA實(shí)現(xiàn)框圖如圖1所示。為了減小算法復(fù)雜度，這里取符號(hào)位進(jìn)行相關(guān)運(yùn)算，ρ(k)為一常數(shù)，從而省略了歸一化的過(guò)程。

圖2給出了使用正常的同步參考符號(hào)進(jìn)行相關(guān)運(yùn)算與取符號(hào)位進(jìn)行相關(guān)運(yùn)算的對(duì)比，這里假設(shè)OFDM系統(tǒng)IFFT點(diǎn)數(shù)為1 024，系統(tǒng)子載波數(shù)為751。從圖中可以看出，它們的相關(guān)函數(shù)曲線性能差異并不大，但在工程實(shí)現(xiàn)中，正常序列相關(guān)函數(shù)的實(shí)現(xiàn)需要2(N+Ng)個(gè)乘法器、1個(gè)除法器；而取符號(hào)序列相關(guān)函數(shù)的實(shí)現(xiàn)則將乘法器變成了選擇器，并且省略除法器的使用，在文中，2.4、2.5節(jié)的算法均可以使用此方法。

2.3 粗小數(shù)倍頻率偏移估計(jì)

已知粗定時(shí)估計(jì)的位置，本文使用CP完成粗小數(shù)倍頻率偏移估計(jì)[3]。

式中，θ為定時(shí)位置，P(θ)代表的是OFDM符號(hào)的循環(huán)前綴與其對(duì)應(yīng)位置的數(shù)據(jù)進(jìn)行共軛相乘再求和的結(jié)果，εc為粗小偏估計(jì)的結(jié)果。為了保證估計(jì)到的粗小數(shù)倍頻率偏移更為精確，可使用多個(gè)OFDM符號(hào)的循環(huán)前綴進(jìn)行估計(jì)求平均值的方法。該算法的FPGA實(shí)現(xiàn)框圖如圖3所示。

2.4 整數(shù)倍頻率偏移估計(jì)

根據(jù)定時(shí)的結(jié)果，將同步符號(hào)數(shù)據(jù)取出作FFT變換至頻域后得到R(k)[2]。此時(shí)由多徑影響，若粗定時(shí)定位有一定的誤差，在頻域則表現(xiàn)為連續(xù)相位的扭轉(zhuǎn)。

令R1(k)和R2(k)分別表示頻域的第一個(gè)與第二個(gè)的訓(xùn)練符號(hào)，當(dāng)有整數(shù)倍頻偏存在，且定時(shí)位置有θ的偏移量時(shí)，檢測(cè)出序列：

即可得到整偏值，整偏估計(jì)范圍為(-N/2，N/2)。該算法的FPGA實(shí)現(xiàn)框圖如圖4所示。

2.5 細(xì)小數(shù)倍頻率偏移估計(jì)

由訓(xùn)練符號(hào)設(shè)計(jì)可知，C1(k)=C2(k)C3(k)。當(dāng)定時(shí)、頻偏理想的情況下，對(duì)C2(k)進(jìn)行加權(quán)，這時(shí)兩個(gè)訓(xùn)練符號(hào)在頻域上一致，可以利用它們進(jìn)行細(xì)小數(shù)倍頻率偏移估計(jì)。

當(dāng)對(duì)第一個(gè)訓(xùn)練符號(hào)補(bǔ)償后，F(xiàn)FT之后有如下的表達(dá)式：

其中，εf為系統(tǒng)殘留頻偏，H1(k)、H2(k)為信道頻率響應(yīng)，k∈P(P為OFDM符號(hào)有效子載波集)。

假設(shè)信道是一個(gè)緩變的信道，那么對(duì)第一個(gè)訓(xùn)練符號(hào)和第二個(gè)訓(xùn)練符號(hào)解調(diào)之后，子載波的相關(guān)運(yùn)算可以得到如下的結(jié)果：

取出上式的相位角，就可以求出在OFDM頻域某個(gè)離散導(dǎo)頻點(diǎn)上細(xì)小偏和采樣偏共同作用所造成的相位偏差因子：

由于信號(hào)經(jīng)過(guò)信道會(huì)受到各種干擾，因此任一組估計(jì)值都有誤差，為了減小這一誤差，對(duì)獲得的Nu組估計(jì)值取平均可以得到：

該算法的FPGA實(shí)現(xiàn)框圖如圖5所示。

3 仿真分析

以下通過(guò)仿真驗(yàn)證這種方法在AWGN信道和多徑信道下的性能。仿真參數(shù)為：FFT點(diǎn)數(shù)1 024，循環(huán)前綴長(zhǎng)度256，有效子載波數(shù)751，子載波間隔12.5 kHz。多徑信道取ITU-M.1225 Vehicle Channel B信道。AWGN信道和多徑信道的歸一化頻率偏移都取4.2。

圖6分別給出了高斯信道(圖6(a))和多徑信道(圖6(b))下本文算法與文獻(xiàn)[3]、文獻(xiàn)[4]的算法對(duì)同步定時(shí)估計(jì)方差的性能對(duì)比。測(cè)試信號(hào)為500個(gè)連續(xù)的OFDM信號(hào)幀。從圖6(a)可以看出，文獻(xiàn)[3]的方法在定時(shí)方面準(zhǔn)確率不如后兩種，尤其是在低信噪比下；文獻(xiàn)[4]的方法由于采用了共軛對(duì)稱結(jié)構(gòu)，除在低信噪比下性能不佳外，其他的信噪比下MSE為零，具有較高的準(zhǔn)確率；本文算法的定時(shí)估計(jì)MSE為零，性能最好。從圖6(b)可以看出，由于在多徑信道下，CP受到較大的影響，文獻(xiàn)[3]的方法失效；而文獻(xiàn)[4]的方法在低信噪比下共軛對(duì)稱結(jié)構(gòu)遭到破壞，系統(tǒng)性能不佳；本文的方法在低信噪比下具有較好的性能。

圖7分別給出了高斯信道(圖7(a))和多徑信道(圖7(b))下本文算法與文獻(xiàn)[5]、文獻(xiàn)[6]、文獻(xiàn)[7]的算法對(duì)載波頻偏估計(jì)方差的性能對(duì)比。由圖7(a)可見，文獻(xiàn)[5]、文獻(xiàn)[6]、文獻(xiàn)[7]的性能非常接近，而本文算法的性能要優(yōu)于其他3種算法，性能較好。由圖7(b)可見，文獻(xiàn)[6]的性能最差，出現(xiàn)了嚴(yán)重的地板效應(yīng)；文獻(xiàn)[7]在低信噪比時(shí)會(huì)有嚴(yán)重的性能損失，這是因?yàn)樗艽蟪潭壬弦蕾囉诙〞r(shí)位置，在多徑信道同時(shí)附加有一定的頻率偏移時(shí)，會(huì)受到嚴(yán)重的影響，到4 dB之后性能比文獻(xiàn)[5]要好一些；本文提出的算法性能要好于其他3種算法，因?yàn)樵诙鄰叫诺乐?，雖然CP容易受到符號(hào)間干擾，但是本文的整偏估計(jì)利用差分的方法較其他方法可有效地抵抗多徑影響，同時(shí)利用CAZAC序列加權(quán)的方法進(jìn)行細(xì)小偏估計(jì)，進(jìn)一步減小了干擾的影響，提高了頻偏估計(jì)的性能。

4 FPGA實(shí)驗(yàn)驗(yàn)證

本文使用AD對(duì)70 MHz的中頻信號(hào)進(jìn)行欠采樣，將AD輸出的數(shù)字中頻信號(hào)送入FPGA進(jìn)行數(shù)字下變頻，之后對(duì)基帶數(shù)字信號(hào)進(jìn)行同步解調(diào)。

圖8為系統(tǒng)在7 dB的高斯噪聲，15 kHz的載波頻偏環(huán)境時(shí)，結(jié)果采用10跳組成一幀（10 ms），每幀第一跳進(jìn)行定時(shí)、粗小偏與整偏估計(jì)，剩余9跳只進(jìn)行細(xì)小偏估計(jì)的方法，使用Xilinx公司提供的Chipscope嵌入式邏輯分析儀實(shí)測(cè)的同步結(jié)果。

圖8(a)中箭頭所標(biāo)注的線是動(dòng)態(tài)門限，另外一條則是定時(shí)估計(jì)相關(guān)函數(shù)。此時(shí)所選用的系數(shù)mul數(shù)值為2.75。可以看出，動(dòng)態(tài)門限的基準(zhǔn)值是在不斷變化的。當(dāng)某一個(gè)峰值超過(guò)當(dāng)前的動(dòng)態(tài)門限時(shí)，開啟比較模塊，存儲(chǔ)并且更新超過(guò)當(dāng)前動(dòng)態(tài)門限的值，在之后的CP個(gè)數(shù)據(jù)時(shí)間內(nèi)將最新且超過(guò)動(dòng)態(tài)門限以及之前存儲(chǔ)超過(guò)動(dòng)態(tài)門限的值重新定位為定時(shí)位置。圖8(b)中第一行T標(biāo)所標(biāo)注的地方就是最后確定的定時(shí)位置。圖8(b)中，前3行分別為為同步定時(shí)脈沖、粗小偏估計(jì)結(jié)果、整偏估計(jì)結(jié)果，均是每10 ms估計(jì)一次，第4行為細(xì)小偏估計(jì)結(jié)果，第五行黑標(biāo)指示的則是當(dāng)前跳頻偏總和。以第3個(gè)黑標(biāo)指示的頻偏總和值為例，系統(tǒng)的子載波間隔為12.5 kHz，相位控制字為12 bit，估計(jì)的頻偏為ε 與15 kHz的頻偏只相差約170 Hz，其他黑標(biāo)處估計(jì)的頻偏值與實(shí)際頻偏值最大相差在210 Hz，屬于系統(tǒng)允許范圍內(nèi)。

5 結(jié)束語(yǔ)

本文提出了一種基于CAZAC訓(xùn)練序列的時(shí)頻同步方案，給出了FPGA實(shí)現(xiàn)框圖并且基于硬件平臺(tái)給出了硬件實(shí)測(cè)結(jié)果與分析。提出的定時(shí)同步方案在多徑信道以及頻偏影響的情況下實(shí)行分段相關(guān)、符號(hào)位相乘的方法，同時(shí)使用動(dòng)態(tài)門限極大地提高了定時(shí)同步的性能，并且FPGA實(shí)現(xiàn)復(fù)雜度較低；頻偏估計(jì)方案有效地利用了訓(xùn)練符號(hào)差分去相位的結(jié)果，在多徑信道的情況下整偏估計(jì)的準(zhǔn)確率有所提高，同時(shí)使用加權(quán)的方法針對(duì)訓(xùn)練符號(hào)進(jìn)一步細(xì)小偏估計(jì)，提高估計(jì)精度。仿真結(jié)果表明，此同步系統(tǒng)的設(shè)計(jì)可以在多徑信道以及頻偏影響的情況下很好地完成頻偏估計(jì)以及定時(shí)估計(jì)，F(xiàn)PGA實(shí)測(cè)表明本文算法可用于工程實(shí)現(xiàn)，能實(shí)現(xiàn)較為準(zhǔn)確的同步估計(jì)。

編輯：hfy